一种基于FPGA的LCD液晶屏同帧率显示驱动模块制造技术

本实用新型专利技术公开了一种基于FPGA的LCD液晶屏同帧率显示驱动模块，包括LVDS解码模块，LVDS解码模块将视频信息进行解码后发送给视频处理模块，视频处理模块将视频信息处理后发送给Scaler缩放模块，Scaler缩放模块将视频信息进行缩放后发送给DDR控制器模块，DDR控制器模块对缩放后的有效视频像素进行存储，DDR控制器模块连接有Timing产生模块，Timing产生模块连接有动态同帧率处理模块，动态同帧率处理模块将Timing产生模块产生的信号进行同帧率处理后通过视频输出模块输出。无需客户自己做插帧或丢帧处理，实现了嵌入代码即可用，大幅度降低了开发难度。通过DDR控制器模块、Timing产生模块、同帧率处理模块实现了不同液晶屏同帧显示的兼容性问题。帧显示的兼容性问题。帧显示的兼容性问题。

【技术实现步骤摘要】
一种基于FPGA的LCD液晶屏同帧率显示驱动模块


[0001]本技术涉及监视器
，具体为一种基于FPGA的LCD 液晶屏同帧率显示驱动模块。

技术介绍

[0002]监视器是广电领域的专业设备，要求图像高带宽、低延迟、无压缩、同帧率传输，要求图像实时显示。对于不同视频制式的信号显示在同一款LCD液晶屏上来说，同帧率播放是最基本的技术要求，也是一个技术难点。目前各屏厂商生产的LCD液晶屏支持的帧率范围较之前有大幅提高，但仍有不少视频制式的信号不能完全覆盖，使用在广电领域中的监视器作为显示仍需做特别处理。不同视频制式的信号由于帧率和带宽均不相同，其视频Timing也各有所异。 LCD液晶屏的Timing也各不相同，各屏商生产的液晶面板支持的 Timing又大不相同，导致监视器行业显示技术做到同帧率播放存在技术壁垒。
[0003]目前市场上现有的监视器播放显示方案有如下两种：
[0004]一、采用异步插帧或丢帧方案，该方案需要使用DDR缓存视频帧数据，对于输入视频的Timing和液晶屏要求的Timing有较大差异时，在显示的过程中需要做插帧或丢帧处理，这样加大了特殊客户群体对视频的处理难度，难以达到预期的理想效果。
[0005]二、采用输出芯片做同帧率功能方案，该方案需要在后端增加处理芯片，增加了硬件设计的难度和稳定性，额外增加了生产成本，该方案能够准确的播放同帧率显示，但是要求固定输出接口，对于监视器生产厂商来说找到合适的LCD液晶面板是一件困难的事情，产品更换迭代快的时代，不能够很好的适应市场需求。

技术实现思路

[0006]本技术针对上述现有技术存在的问题，提供一种基于FPGA 的LCD液晶屏同帧率显示驱动模块。
[0007]为实现以上目的，本技术通过以下技术方案予以实现：
[0008]一种基于FPGA的LCD液晶屏同帧率显示驱动模块，包括LVDS 解码模块，所述LVDS解码模块将视频信息进行解码后发送给视频处理模块，所述视频处理模块将视频信息处理后发送给Scaler缩放模块，所述Scaler缩放模块将视频信息进行缩放后发送给DDR控制器模块，所述DDR控制器模块对缩放后的有效视频像素进行存储，所述DDR控制器模块连接有Timing产生模块，所述Timing产生模块连接有动态同帧率处理模块，所述动态同帧率处理模块将Timing产生模块产生的信号进行同帧率处理后通过视频输出模块输出。
[0009]进一步地，所述动态同帧率处理模块包括定时器模块，所述定时器模块基于输入信号生成固定的时间，帧率差异计算模块计算输入信号和液晶屏信号的帧率差并发送给帧率动态同步模块，所述帧率动态同步模块基于帧率差生成同帧率信号并发送给帧率校正模块，所述帧率校正模块对帧率信号校正后发送给缓冲模块，所述缓冲模块将帧率信号缓冲并同步发送。
[0010]进一步地，所述缓冲模块的个数为四个。
[0011]进一步地，所述视频处理模块接收解码后的信号，并将4K信号处理成单路信号。
[0012]进一步地，所述LVDS解码模块包括4K格式的解码模块，且所述LVDS解码模块兼容3G格式的解码模式。
[0013]进一步地，所述视频输出模块支持2pixels mode和QuadPixel Mode。
[0014]本技术的有益效果：
[0015]本技术提供的基于FPGA的LCD液晶屏同帧率显示驱动模块实现了模块化，无需客户自己做插帧或丢帧处理，实现了嵌入代码即可用，大幅度降低了开发难度。通过DDR控制器模块、Timing产生模块、同帧率处理模块实现了不同液晶屏同帧显示的兼容性问题，解决了监视器厂商频繁更换液晶屏的难题。
附图说明
[0016]图1为本技术基于FPGA的LCD液晶屏同帧率显示驱动模块的原理框图；
[0017]图2为本技术动态同帧率处理模块的原理框图；
[0018]图3为本技术输入信号Timing格式图；
[0019]图4为本技术液晶屏Timing格式图。
[0020]图中：1
‑
LVDS解码模块，2
‑
视频处理模块，3
‑
Scaler缩放模块，4
‑
DDR控制器模块，5
‑
Timing产生模块，6
‑
动态同帧率处理模块，61
‑
定时器模块，62
‑
帧率差异计算模块，63
‑
帧率动态同步模块， 64
‑
帧率校正模块，65
‑
缓冲模块，7
‑
视频输出模块。
具体实施方式
[0021]下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述。
[0022]请参考图1，为本技术提供的一种基于FPGA的LCD液晶屏同帧率显示驱动模块，包括LVDS解码模块1，LVDS解码模块1将视频信息进行解码后发送给视频处理模块2，视频处理模块2将视频信息处理后发送给Scaler缩放模块3，Scaler缩放模块3将视频信息进行缩放后发送给DDR控制器模块4，DDR控制器模块4对缩放后的有效视频像素进行存储，DDR控制器模块4连接有Timing产生模块5，Timing产生模块5连接有动态同帧率处理模块6，动态同帧率处理模块6将Timing产生模块5产生的信号进行同帧率处理后通过视频输出模块7输出。
[0023]其中，LVDS解码模块1包括4K格式的LVDS解码模块，且兼容 3G格式的解码模式，LVDS解码模块1将4K格式的信号解码成四路 3G信号，分别通过通道0、通道1、通道2、通道3发送给视频处理模块2。将3G信号解码成单路3G信号，并通过上述通道中的任一通道发送给视频处理模块2。LVDS解码模块1还支持JEIDA标准中双路五通道接口协议。
[0024]视频处理模块2将解码后的四路3G信号处理为单路信号，对其他信号不做处理，然后将处理好的信号发送给Scaler缩放模块3。
[0025]Scaler缩放模块3对信号缩放处理，使其满足液晶屏显示大小，由于输入信号制式有效像素大小不同，因此需要将前端输入信号的有效像素缩放至液晶屏的有效显示大小，实现全屏显示。
[0026]DDR控制器模块4对缩放后的有效视频像素进行存储，由于液晶屏的Timing和输入信号Timing不同，只对有效像素存储才能保证同帧长度一致。
[0027]Timing产生模块5用于产生液晶屏需要的Timing信号，保证液晶屏稳定显示。
[0028]请参考图2，动态同帧率处理模块6包括定时器模块61，定时器模块61基于输入信号生成固定的时间，帧率差异计算模块62计算输入信号和液晶屏信号的帧率差并发送给帧率动态同步模块63，帧率动态同步模块63基于帧率差生成同帧率信号并发送给帧率校正模块64，帧率校正模块64对帧率信号校正后发送给缓冲模块6本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA的LCD液晶屏同帧率显示驱动模块，其特征在于：包括LVDS解码模块(1)，所述LVDS解码模块(1)将视频信息进行解码后发送给视频处理模块(2)，所述视频处理模块(2)将视频信息处理后发送给Scaler缩放模块(3)，所述Scaler缩放模块(3)将视频信息进行缩放后发送给DDR控制器模块(4)，所述DDR控制器模块(4)对缩放后的有效视频像素进行存储，所述DDR控制器模块(4)连接有Timing产生模块(5)，所述Timing产生模块(5)连接有动态同帧率处理模块(6)，所述动态同帧率处理模块(6)将Timing产生模块(5)产生的信号进行同帧率处理后通过视频输出模块(7)输出。2.根据权利要求1所述的基于FPGA的LCD液晶屏同帧率显示驱动模块，其特征在于：所述动态同帧率处理模块(6)包括定时器模块(61)，定时器模块(61)基于输入信号生成固定的时间，帧率差异计算模块(62)计算输入信号和液晶屏信号的帧率差...

【专利技术属性】
技术研发人员：章兵，
申请(专利权)人：深圳市康维讯视频科技有限公司，
类型：新型
国别省市：