一种运算放大电路以及漏电保护芯片制造技术

本实用新型专利技术涉及一种运算放大电路以及漏电保护芯片。本实用新型专利技术包括：偏置电路和运算放大器，所述运算放大器包括设置于信号输入端与第一级共源共栅运放输入级模块之间的第一斩波开关，设置于第一级运放的共源共栅管与第一级运放的NMOS电流镜之间的第二斩波开关，设置于第一级运放的PMOS电流镜与第一级运放的共源共栅管之间的动态元件匹配器，所述第一斩波开关、第二斩波开关与所述动态元件匹配器采用CMOS互补开关结构，通过所述第一斩波开关、第二斩波开关对电压信号分别进行相应的调制和解调，通过所述动态元件匹配器对电流镜的失配进行改善，降低由于电流镜失配引起的失调电压增大，对运算放大器的失调电压以及1/f噪声进行显著改善。进行显著改善。进行显著改善。

【技术实现步骤摘要】
一种运算放大电路以及漏电保护芯片


[0001]本技术涉及斩波稳定
，特别是指一种运算放大电路以及漏电保护芯片。

技术介绍

[0002]漏电保护器是一种检测剩余电流并执行保护动作的电气设备，用以防止人身触电、因接地故障引起的电气火灾及设备损坏等事故。漏电保护芯片种类很多，目前市场上使用最多的就是日本三菱公司的 M54123，其中运算放大器电路作为漏电保护芯片处理信号的模拟前端，更是具有失调电压较大、等效输入噪声高和功耗较大等缺点。
[0003]现有的运算放大器采用CMOS工艺，克服了BJT面积大而带来的高成本问题，并且采用斩波技术对运放的失调与噪声进行改善，但是其斩波频率高达640kHz，引入过多的开关馈通和电荷注入效应，造成输出纹波较大。而且斩波开关设置在高阻节点(第一级输出)，大大降低了斩波技术对失调与噪声的改善效果。

技术实现思路

[0004]为此，本技术所要解决的技术问题在于克服现有技术中运算放大电路的失调电压较大、等效输入噪声高和斩波频率高的问题。
[0005]为解决上述技术问题，本技术提供一种运算放大电路以及漏电保护芯片。包括：
[0006]运算放大器；
[0007]其中，所述运算放法器包括：
[0008]设置于信号输入端与第一级共源共栅运放输入级模块之间的第一斩波开关；
[0009]设置于第一级运放的共源共栅管与第一级运放的NMOS电流镜之间的第二斩波开关；
[0010]设置于第一级运放的PMOS电流镜与第一级运放的共源共栅管之间的动态元件匹配器；
[0011]其中，所述第一斩波开关、所述第二斩波开关与所述动态元件匹配器采用CMOS互补开关结构。
[0012]在本技术的一个实施例中，所述运算放大电路包括：偏置电路，所述偏置电路的输出端与所述运算放大器连接。
[0013]在本技术的一个实施例中，所述CMOS开关包括：PMOS管和NMOS管；所述PMOS管与所述NMOS管并联连接，当接收到的时钟信号为高时，所述PMOS管与所述NMOS管均导通，呈现低阻抗状态；当接收到的时钟信号为低时，所述PMOS管与所述NMOS管均截止。
[0014]在本技术的一个实施例中，所述运算放大器包括：第二级运放的输入管、第二级运放的NMOS电流镜和频率补偿电路。
[0015]在本技术的一个实施例中，所述第一级运放的PMOS电流镜接有电源电压，所
述第一级运放的PMOS电流镜的一端与所述第一级共源共栅运放输入级模块连接，所述第一级共源共栅运放输入级模块的另一端与所述第一级运放的NMOS电流镜连接；所述第二级运放的输入管的一端与所述第一级运放的PMOS电流镜连接，所述第二级运放的输入管的另一端与所述运算放大器的输出端连接；所述第二级运放的NMOS电流镜的一端接有外界电压，所述第二级运放的NMOS 电流镜的另一端与所述运算放大器电路的输出端连接。
[0016]在本技术的一个实施例中，所述第一级共源共栅运放输入级模块包括：第一PMOS管、第二PMOS管，所述第一斩波开关分别与所述第一PMOS管的栅极、所述第二PMOS管的栅极连接。
[0017]在本技术的一个实施例中，所述第一级运放的共源共栅管包括：第三PMOS管、第四PMOS管、第一NMOS管和第二NMOS管，所述动态元件匹配器分别与所述第三PMOS管的源极、所述第四 PMOS管的源极连接，所述第二斩波开关分别与所述第一NMOS管的源极、所述第二NMOS管的源极连接。
[0018]在本技术的一个实施例中，所述第一级运放的PMOS电流镜包括：第五PMOS管和第六PMOS管，所述动态元件匹配器分别与所述第五PMOS管的漏极、所述第六PMOS管的漏极连接。
[0019]在本技术的一个实施例中，所述频率补偿电路电路包括：调零电阻和密勒电容，所述调零电阻的一端与所述第一级运放的共源共栅管连接，所述调零电阻的另一端与所述密勒电容连接，所述密勒电容的另一端与所述运算放大器的输出端连接。
[0020]在本技术的一个实施例中，一种漏电保护芯片，其特征在于，包括前述任一种运算放大电路。
[0021]本技术的上述技术方案相比现有技术具有以下优点：
[0022]本技术所述的一种运算放大电路以及漏电保护芯片包括运算放大器，所述运算放大器包括第一斩波开关、第二斩波开关以及动态元件匹配器。所述第一斩波开关、所述第二斩波开关与所述动态元件匹配器采用CMOS互补开关，所述CMOS互补开关的导通电阻较小且有效减少电荷的注入，所述CMOS互补开关中NMOS管与PMOS 管的互补时钟采用传输门的传输时间来等效反相器的延时时间，以保证NMOS与PMOS的同时断开，减少采样值的失真，降低斩波频率。将所述第二斩波开关设置在低阻节点，降低斩波频率，提高对所述运算放法器电压失调与噪声的改善。将所述动态元件匹配器设置于电流镜位置，有效保证电流镜的匹配性，降低电流镜失配引起的失调电压增大。
附图说明
[0023]为了使本技术的内容更容易被清楚的理解，下面根据本技术的具体实施例并结合附图，对本技术作进一步详细的说明，其中：
[0024]图1为本技术一种运算放大电路以及漏电保护芯片的运算放大电路结构示意图；
[0025]图2为本技术一种运算放大电路以及漏电保护芯片的运算放大器的闭环运放结构；
[0026]图3为本技术一种运算放大电路以及漏电保护芯片的运算放大器结构示意图；
[0027]图4为本技术一种运算放大电路以及漏电保护芯片的斩波开关结构图；
[0028]图5为本技术一种运算放大电路以及漏电保护芯片的斩波开关内部传输门结构图；
[0029]图6为本技术一种运算放大电路以及漏电保护芯片的时钟产生电路结构图。
具体实施方式
[0030]下面结合附图和具体实施例对本技术作进一步说明，以使本领域的技术人员可以更好地理解本技术并能予以实施，但所举实施例不作为对本技术的限定。
[0031]请参考图1，图1为本技术一种运算放大电路以及漏电保护芯片的运算放大电路结构示意图。本技术一种运算放大电路以及漏电保护芯片包括：运算放大器和偏置电路。
[0032]所述偏置电路的输出端与所述运算放大器连接；所述偏置电路采用高摆幅的偏置电路，为所述运算放大器提供稳定的静态工作点，达到高摆幅、抗工艺离散的作用。
[0033]所述运算放大器电源电压为1.8v，平均电流为140uA，运放核心版图面积为200um*90um。
[0034]如图2所示，所述运算放大器采用闭环运放结构，对漏电信号进行10倍放大，闭环增益误差为0.13％，保证所述运算放大器的等效输入阻抗近似相等，提升所述运算放大电路对于共模干扰信号的抑制能力。
[0035]如图3所示，所述运算放大器包括：第一斩波开关Chopper1、第二斩本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种运算放大电路，其特征在于，包括：运算放大器；其中，所述运算放大器包括：设置于信号输入端与第一级共源共栅运放输入级模块之间的第一斩波开关；设置于第一级运放的共源共栅管与第一级运放的NMOS电流镜之间的第二斩波开关；设置于第一级运放的PMOS电流镜与第一级运放的共源共栅管之间的动态元件匹配器；其中，所述第一斩波开关、所述第二斩波开关与所述动态元件匹配器采用CMOS互补开关结构。2.如权利要求1所述的运算放大电路，其特征在于，包括：偏置电路，所述偏置电路的输出端与所述运算放大器连接。3.如权利要求1所述的运算放大电路，其特征在于，所述CMOS开关包括：PMOS管和NMOS管；所述PMOS管与所述NMOS管并联连接，当接收到的时钟信号为高时，所述PMOS管与所述NMOS管均导通，呈现低阻抗状态；当接收到的时钟信号为低时，所述PMOS管与所述NMOS管均截止。4.如权利要求1所述的运算放大电路，其特征在于，所述运算放大器包括：第二级运放的输入管、第二级运放的NMOS电流镜和频率补偿电路。5.如权利要求4所述的运算放大电路，其特征在于，所述第一级运放的PMOS电流镜接有电源电压，所述第一级运放的PMOS电流镜的一端与所述第一级共源共栅运放输入级模块连接，所述第一级共源共栅运放输入级模块的另一端与所述第一级运放的NMOS电流镜连接；所述第二级运放的输入管的一端与所述第一级运放的PMOS电流镜连接，所述第二...

【专利技术属性】
技术研发人员：吴晨健，何从蓉，
申请(专利权)人：苏州大学，
类型：新型
国别省市：