一种服务器时间同步装置、方法和一种服务器制造方法及图纸

本发明专利技术提出了一种服务器时间同步装置、方法和一种服务器，该装置包括第一控制模块、可编程逻辑芯片、第二控制模块和时钟芯片；可编程逻辑芯片分别与第一控制模块和第二控制模块连接；时钟芯片也分别与第一控制模块和第二控制模块连接；第一控制模块用于发出对时间操作的第一指令，以及根据第二控制模块反馈的第二指令通过时钟芯片执行对时间的操作；可编程逻辑芯片用于第一指令发送至第二控制模块，并将第二指令再透传至第一控制模块；第二控制模块用于在接收到第一指令后，拉低第二指令电平。基于该装置，还提出了时间同步方法和一种服务器。本发明专利技术避免中央处理器和基板管理控制器在读取或设置时钟芯片时间时潜在的冲突风险，实现时间的同步。实现时间的同步。实现时间的同步。

【技术实现步骤摘要】
一种服务器时间同步装置、方法和一种服务器


[0001]本专利技术属于服务器时间同步
，特别涉及一种服务器时间同步装置、方法和一种服务器。

技术介绍

[0002]近年来，随着国际形势和国内政策的变化，国产化服务器得到越来越多的重视，其中，飞腾CPU平台服务器在架构设计上与Intel平台有着较大的差异，如系统时间和BMC时间的同步：Intel平台有PCH桥片可以在待机状态下工作，BMC可以从PCH获取时间进行同步。飞腾平台无桥片，需要外挂RTC芯片，CPU和BMC都需要从外挂RTC芯片中获取时间，如何保证CPU和BMC获取时间时不发生冲突，且在系统启动后，网络同步时间后如何同步BMC时间，都是需要设计时考虑的问题。
[0003]现有技术中的设计中，一般是CPU和BMC各自挂一颗RTC芯片，在上电启动过程中，CPU获取系统RTC时间，BMC也需要获取系统RTC时间同步到BMC RTC芯片中。同时，硬件链路上一般会有一颗switch芯片用于CPU到RTC芯片以及BMC到RTC芯片的切换。现有技术存在的风险是CPU和BMC具有一定的启动时间，两者去获取系统时间的时机不容易把控，若同时去读取则容易出错；另一方面，BMC获取一次系统时间后一般不再去读系统RTC了，若后续系统时间再次更新(如与网络同步)，BMC时间就不会再去更新。另外，switch芯片对于设计来说，也增加了一定的成本。

技术实现思路

[0004]为了解决上述技术问题，本专利技术提出了一种服务器时间同步装置、方法和一种服务器。可以避免CPU和BMC在读取或设置RTC时间时潜在的冲突风险，并可以实现在任意一者更新了RTC时间后，另外一者可以及时进行时间的同步。
[0005]为实现上述目的，本专利技术采用以下技术方案：
[0006]一种服务器时间同步装置，包括第一控制模块、可编程逻辑芯片、第二控制模块和时钟芯片；所述可编程逻辑芯片分别与第一控制模块和第二控制模块通信连接；所述时钟芯片也分别与第一控制模块和第二控制模块通信连接；
[0007]所述第一控制模块用于发出对时间操作的第一指令，以及根据第二控制模块反馈的第二指令通过时钟芯片执行对时间的操作；
[0008]所述可编程逻辑芯片用于将监测到第一指令发送至第二控制模块，并将第二控制模块反馈的第二指令再透传至第一控制模块；
[0009]所述第二控制模块用于在接收到第一指令后，拉低反馈至第一控制模块的第二指令电平。
[0010]进一步的，所述装置还包括：
[0011]所述第二控制模块用于发出对时间操作的第一指令，以及根据第一控制模块反馈的第二指令通过时钟芯片执行对时间的操作；
[0012]所述可编程逻辑芯片用于将监测到第一指令发送至第一控制模块，并将第一控制模块反馈的第二指令再透传至第二控制模块；
[0013]所述第一控制模块用于在接收到第一指令后，拉低反馈至第二控制模块的第二指令电平。
[0014]进一步的，所述第一控制模块为中央处理器；所述第二控制器为基板管理控制器。
[0015]进一步的，所述可编程逻辑芯片采用CPLD、单片机或者FPGA。
[0016]进一步的，所述可编程逻辑芯片均通过GPIO信号分别与第一控制模块和第二控制模块通信连接。
[0017]进一步的，所述时钟芯片均通过I2C信号分别与第一控制模块和第二控制模块通信连接。
[0018]本专利技术还提出了一种服务器时间同步方法，是基于一种服务器时间同步装置实现的，包括以下步骤：
[0019]第一控制模块发出对时间操作的第一指令，可编程逻辑芯片将监测到的所述第一指令发送至第二控制模块；所述对时间操作的第一指令为对时间的读取或对时间的改写；
[0020]第二控制模块在接收到第一指令后，拉低反馈至第一控制模块的第二指令电平，并通过可编程逻辑芯片将第二控制模块反馈的第二指令再透传至第一控制模块；
[0021]第一控制模块根据所述第二指令执行对时间的操作。
[0022]进一步的，所述方法还包括：
[0023]第二控制模块发出对时间操作的第一指令，可编程逻辑芯片将监测到的所述第一指令发送至第一控制模块；所述对时间操作的第一指令为对时间的读取或对时间的改写；
[0024]第一控制模块在接收到第一指令后，拉低反馈至第二控制模块的第二指令电平，并通过可编程逻辑芯片将第一制模块反馈的第二指令再透传至第二控制模块；
[0025]第二控制模块根据所述第二指令执行对时间的操作。
[0026]进一步的，所述方法还包括：在第一控制模块或者第二控制模块执行对时间的改写时，在所述第一控制模块或者第二控制模块对时间改写成功之后；所述第二控制模块或者第一控制模块再执行对时间的读取。
[0027]一种服务器，其特征在于，包括所述的一种服务器时间同步装置。
[0028]
技术实现思路
中提供的效果仅仅是实施例的效果，而不是专利技术所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：
[0029]本专利技术提出了一种服务器时间同步装置、方法和一种服务器，该装置包括第一控制模块、可编程逻辑芯片、第二控制模块和时钟芯片；可编程逻辑芯片分别与第一控制模块和第二控制模块通信连接；时钟芯片也分别与第一控制模块和第二控制模块通信连接；第一控制模块用于发出对时间操作的第一指令，以及根据第二控制模块反馈的第二指令通过时钟芯片执行对时间的操作；可编程逻辑芯片用于将监测到第一指令发送至第二控制模块，并将第二控制模块反馈的第二指令再透传至第一控制模块；第二控制模块用于在接收到第一指令后，拉低反馈至第一控制模块的第二指令电平。基于一种服务器时间同步装置，还提出了一种服务器时间同步方法和一种服务器。本专利技术通过一定的逻辑控制信号实现中央处理器与时钟芯片和基板管理控制器与时钟芯片链路的切换，保证中央处理器和基板管理器都在需要的时候可以读取到时钟芯片时间，且在时钟芯片时间被更新后中央处理器和
基板管理控制器都能主动再去同步。本专利技术可以避免中央处理器和基板管理控制器在读取或设置时钟芯片时间时潜在的冲突风险，并可以实现在任意一者更新了时钟芯片时间后，另外一者可以及时进行时间的同步，实现原理简单，提高用户体验。
[0030]本专利技术通过逻辑信号的交互，避免了时钟芯片芯片多主配置存在的总线冲突风险，省去了转换芯片，降低了设计成本。
附图说明
[0031]如图1为本专利技术实施例1一种服务器时间同步装置连接示意图；
[0032]如图2为本专利技术实施例2一种服务器时间同步方法时间中第一控制模块发出对时间的读取操作流程图；
[0033]如图3为本专利技术实施例2一种服务器时间同步方法时间中第二控制模块发出对时间的读取操作流程图；
[0034]如图4为本专利技术实施例2一种服务器时间同步方法时间中第一控制模块发出对时间的改写操作流程图；
[0035]如图5为本专利技术实施例2一种服务器时间同步方法时间中第二控制模块发出对时间的改写本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种服务器时间同步装置，其特征在于，包括第一控制模块、可编程逻辑芯片、第二控制模块和时钟芯片；所述可编程逻辑芯片分别与第一控制模块和第二控制模块通信连接；所述时钟芯片也分别与第一控制模块和第二控制模块通信连接；所述第一控制模块用于发出对时间操作的第一指令，以及根据第二控制模块反馈的第二指令通过时钟芯片执行对时间的操作；所述可编程逻辑芯片用于将监测到第一指令发送至第二控制模块，并将第二控制模块反馈的第二指令再透传至第一控制模块；所述第二控制模块用于在接收到第一指令后，拉低反馈至第一控制模块的第二指令电平。2.根据权利要求1所述的一种服务器时间同步装置，其特征在于，所述装置还包括：所述第二控制模块用于发出对时间操作的第一指令，以及根据第一控制模块反馈的第二指令通过时钟芯片执行对时间的操作；所述可编程逻辑芯片用于将监测到第一指令发送至第一控制模块，并将第一控制模块反馈的第二指令再透传至第二控制模块；所述第一控制模块用于在接收到第一指令后，拉低反馈至第二控制模块的第二指令电平。3.根据权利要求1或2任意一项所述的一种服务器时间同步装置，其特征在于，所述第一控制模块为中央处理器；所述第二控制器为基板管理控制器。4.根据权利要求1或2任意一项所述的一种服务器时间同步装置，其特征在于，所述可编程逻辑芯片采用CPLD、单片机或者FPGA。5.根据权利要求4所述的一种服务器时间同步装置，其特征在于，所述可编程逻辑芯片均通过GPIO信号分别与第一控制模块和第二控制模块通信连接。6.根据权利要求4所述的一...

【专利技术属性】
技术研发人员：武丽伟，刘圣金，
申请(专利权)人：浪潮电子信息产业股份有限公司，
类型：发明
国别省市：