加载电路、方法和系统技术方案

本申请提供了一种加载电路、方法和系统，属于半导体技术领域。在本申请提供的方案中，该加载电路包括JTAG电路和通道选择电路，该通道选择电路具有第一SPI、第二SPI和第三SPI，该第三SPI用于连接SPI闪存。由于该JTAG电路的各个引脚可以与该第一SPI的各个引脚对应连接，且该JTAG电路可以控制该第一SPI和第三SPI导通，因此实现了JTAG接口与SPI的通信。相应的，控制器可以通过JTAG接口与该加载电路中的JTAG电路连接，并可以在该通道选择电路的第一SPI和第三SPI导通时，将数据加载至SPI闪存。由此，实现了通过JTAG接口对SPI闪存中存储的固件的带外升级，提高了固件升级的灵活性。提高了固件升级的灵活性。提高了固件升级的灵活性。

【技术实现步骤摘要】
加载电路、方法和系统


[0001]本申请涉及半导体
，特别涉及一种加载电路、方法和系统。

技术介绍

[0002]处理器板卡包括印制电路板(printed circuit board，PCB)，设置在PCB板上的处理器，以及与该处理器连接的串行外设接口(serial peripheral interface，SPI)闪存(flash)。该SPI flash用于存储固件，处理器用于运行该固件。
[0003]相关技术中，SPI flash中的固件一般是通过带内升级的方式进行升级，即处理器直接将数据加载至SPI flash，从而实现对固件的升级。但是，如果带内升级的方式升出现异常，则需要采用带外升级的方式来进行固件升级。对于支持SPI的处理器板卡，在进行带外升级时，可以将基板管理控制器(baseboard management controller，BMC)通过处理器板卡的SPI与该SPI flash连接，并由该BMC通过SPI向SPI flash加载数据，从而升级SPI flash中的固件。
[0004]但是，目前主流的处理器板卡均是快捷外围部件互连标准(peripheral component interconnect express，PCIE)板卡或开放计算项目加速器模组(open compute project accelerator module，OAM)，PCIE板卡和OAM的硬件接口中均不包括对外的SPI，无法支持通过SPI进行带外升级，灵活性较差。

技术实现思路

[0005]本申请提供了一种加载电路、方法和系统，可以解决处理器板卡进行带外升级时灵活性较差的问题。
[0006]一方面，提供了一种加载电路，该加载电路包括：联合测试行动组(joint test action group，JTAG)电路，闪存控制器(flash memory controller，SFC)，以及通道选择电路；该通道选择电路具有第一SPI、第二SPI和第三SPI，该第二SPI与该SFC连接，该第三SPI用于连接SPI闪存；该JTAG电路用于控制该通道选择电路的该第一SPI与该第三SPI导通，或者，控制该第二SPI与该第三SPI导通；并且，该JTAG电路的测试时钟(test clock，TCK)引脚与该第一SPI中的串行时钟(serial clock，SCLK)引脚连接，该JTAG电路的测试数据输入(test data input，TDI)引脚与该第一SPI中的主发从收(master output slave input，MOSI)引脚连接，该JTAG电路的测试数据输出(test data output，TDO)引脚与该第一SPI中的主收从发(master input slave output，MISO)引脚连接，该JTAG电路的测试访问端口(test access port，TAP)控制器与该第一SPI中的片选(chip select，CS)引脚连接；其中，在该TAP控制器处于移位数据寄存器(data register，DR)状态后，向该CS引脚提供的目标CS信号的电平由无效电平跳变为有效电平。
[0007]本申请提供的加载电路中的通道选择电路具有第一SPI、第二SPI和第三SPI，该第三SPI用于连接SPI闪存。由于该加载电路中JTAG电路的各个引脚可以与该第一SPI的各个引脚对应连接，且该JTAG电路可以控制该第一SPI和第三SPI导通，因此实现了JTAG接口与
SPI的通信。相应的，控制器可以通过JTAG接口与该加载电路中的JTAG电路连接，并可以在该通道选择电路的第一SPI和第三SPI导通时，将数据加载至SPI闪存。由此，实现了通过JTAG接口对SPI闪存中存储的固件的带外升级，提高了固件升级的灵活性。
[0008]可选地，该JTAG电路，用于根据接收到的加载指令，控制该第一SPI与该第三SPI导通。
[0009]其中，该加载指令可以由控制器下发。在JTAG电路控制该第一SPI与该第三SPI导通时，SPI闪存与加载电路选通，此时控制器可以通过加载电路对该SPI闪存中存储的固件进行带外升级。
[0010]可选地，若该加载指令为并行加载指令，该JTAG电路还用于根据该加载指令将该TDI引脚与该TDO引脚连通。
[0011]通过将该TDI引脚与该TDO引脚连通，使得加载电路可以在向SPI闪存加载数据的同时透传TDI信号给其所串联的下一个加载电路，从而可以实现对多个串联的加载电路所连接的SPI闪存进行并行加载。
[0012]可选地，在该TAP控制器处于移位DR状态后的该TCK引脚的第一个目标跳边沿，向该CS引脚提供的目标CS信号的电平由无效电平跳变为有效电平；在该TAP控制器结束移位DR状态后的该TCK引脚的第一个目标跳边沿，向该CS引脚提供的目标CS信号的电平由有效电平跳变为无效电平；其中，该目标跳边沿为上升沿或下降沿。
[0013]其中，该JTAG电路可以在TAP控制器处于移位DR状态的阶段读写数据，该第一SPI可以在目标CS信号处于有效电平时读写数据。对于控制器仅与一个加载电路连接的场景，该控制器向加载电路的TDI引脚传输的TDI信号不会存在延迟，且该加载电路的TDO引脚向控制器传输的TDO信号也不会存在延迟。因此，该场景中，加载电路可以直接参考该TAP控制器处于移位DR状态的阶段，确定该目标CS信号处于有效电平的阶段。
[0014]可选地，该JTAG电路用于向该CS引脚提供该目标CS信号；或者，该加载电路还包括时序转换电路，该TAP控制器通过该时序转换电路与该CS引脚连接；该时序转换电路用于根据该TAP控制器的状态以及该TCK引脚的电平，向该CS引脚提供该目标CS信号。
[0015]本申请提供的方案中，目标CS信号可以由JTAG电路提供，也可以由时序转换电路提供，从而有效提高了向CS引脚提供目标CS信号的灵活性。
[0016]可选地，该加载电路还可以包括时序转换电路，该TAP控制器通过该时序转换电路与该CS引脚连接；该JTAG电路用于向该时序转换电路提供初始CS信号，其中，在该TAP控制器处于移位DR状态后的该TCK引脚的第一个目标跳边沿，该初始CS信号的电平由无效电平调整为有效电平，在该TAP控制器结束移位DR状态后的该TCK引脚的第一个目标跳边沿，该初始CS信号的电平由有效电平调整为无效电平，该目标跳边沿为上升沿或下降沿；该时序转换电路用于对该初始CS信号进行时序转换得到目标CS信号，并向该CS引脚提供该目标CS信号；其中，该目标CS信号的电平由无效电平跳变为有效电平的时刻，相对于该初始CS信号由无效电平跳变为有效电平的时刻延迟n个时钟周期；和/或，该目标CS信号的电平由有效电平跳变为无效电平的时刻，相对于该初始CS信号由有效电平跳变为无效电平的时刻提前m个时钟周期；该n和该m均为正整数。
[0017]对于该加载电路之前还串联有n个其他加载电路的场景，该控制器向加载电路的TDI引脚传输的TDI信号会存在延迟。对于该加本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种加载电路，其特征在于，所述加载电路包括：联合测试行动组JTAG电路，闪存控制器，以及通道选择电路；所述通道选择电路具有第一串行外设接口SPI、第二SPI和第三SPI，所述第二SPI与所述闪存控制器连接，所述第三SPI用于连接SPI闪存；所述JTAG电路用于控制所述通道选择电路的所述第一SPI与所述第三SPI导通，或者，控制所述第二SPI与所述第三SPI导通；并且，所述JTAG电路的测试时钟引脚与所述第一SPI中的串行时钟引脚连接，所述JTAG电路的测试数据输入引脚与所述第一SPI中的主发从收引脚连接，所述JTAG电路的测试数据输出引脚与所述第一SPI中的主收从发引脚连接，所述JTAG电路的测试访问端口控制器与所述第一SPI中的片选引脚连接；其中，在所述测试访问端口控制器处于移位数据寄存器状态后，向所述片选引脚提供的目标片选信号的电平由无效电平跳变为有效电平。2.根据权利要求1所述的加载电路，其特征在于，所述JTAG电路，用于根据接收到的加载指令，控制所述第一SPI与所述第三SPI导通。3.根据权利要求2所述的加载电路，其特征在于，所述加载指令为并行加载指令；所述JTAG电路，还用于根据所述加载指令将所述测试数据输入引脚与所述测试数据输出引脚连通。4.根据权利要求1至3任一所述的加载电路，其特征在于，在所述测试访问端口控制器处于移位数据寄存器状态后的所述测试时钟引脚的第一个目标跳边沿，向所述片选引脚提供的目标片选信号的电平由无效电平跳变为有效电平；在所述测试访问端口控制器结束移位数据寄存器状态后的所述测试时钟引脚的第一个目标跳边沿，向所述片选引脚提供的目标片选信号的电平由有效电平跳变为无效电平；其中，所述目标跳边沿为上升沿或下降沿。5.根据权利要求4所述的加载电路，其特征在于，所述JTAG电路用于向所述片选引脚提供所述目标片选信号；或者，所述加载电路还包括：时序转换电路，所述测试访问端口控制器通过所述时序转换电路与所述片选引脚连接；所述时序转换电路用于根据所述测试访问端口控制器的状态以及所述测试时钟引脚的电平，向所述片选引脚提供所述目标片选信号。6.根据权利要求1至3任一所述的加载电路，其特征在于，所述加载电路还包括：时序转换电路，所述测试访问端口控制器通过所述时序转换电路与所述片选引脚连接；所述JTAG电路，用于向所述时序转换电路提供初始片选信号，其中，在所述测试访问端口控制器处于移位数据寄存器状态后的所述测试时钟引脚的第一个目标跳边沿，所述初始片选信号的电平由无效电平调整为有效电平，在所述测试访问端口控制器结束移位数据寄存器状态后的所述测试时钟引脚的第一个目标跳边沿，所述初始片选信号的电平由有效电平调整为无效电平，所述目标跳边沿为上升沿或下降沿；所述时序转换电路，用于对所述初始片选信号进行时序转换得到目标片选信号，并向所述片选引脚提供所述目标片选信号；其中，所述目标片选信号的电平由无效电平跳变为有效电平的时刻，相对于所述初始片选信号由无效电平跳变为有效电平的时刻延迟n个时钟周期；和/或，所述目标片选信号的电平由有效电平跳变为无效电平的时刻，相对于所述初始片选信号由有效电平跳变为无
效电平的时刻提前m个时钟周期；所述n和所述m均为正整数。7.根据权利要求6所述的加载电路，其特征在于，所述加载电路还包括：与所述时序转换电路连接的第一配置寄存器，所述第一配置寄存器中配置有用于指示所述n的第一数值；所述时序转换电路，用于根据所述第一数值，将初始片选信号由无效电平跳变为有效电平的时刻延迟n个时钟周期。8.根据权利要求7所述的加载电路，其特征在于，所述第一配置寄存器中还配置有用于指示所述目标片选信号处于有效电平的时长的第二数值；所述时序转换电路，用于根据所述第二数值将初始片选信号由有效电平跳变为无效电平的时刻提前m个时钟周期。9.根据权利要求6至8任一所述的加载电路，其特征在于，所述测试数据输入引脚通过所述时序转换电路与所述第一SPI中的主发从收引脚连接；所述时序转换电路，还用于将所述测试数据输入引脚提供的测试数据输入信号延迟i个时钟周期后提供至所述主发从收引脚，所述i为不大于所述n的正整数。10.根据权利要求9所述的加载电路，其特征在于，所述加载电路还包括：与所述时序转换电路连接的第二配置寄存器，所述第二配置寄存器中配置有用于指示所述i的第三数值；所述时序转换电路，用于根据所述第三数值，将所述测试数据输入引脚提供的测试数据输入信号延迟i个时钟周期后提供至所述主发从收引脚。11.一种加载方法，其特征在于，应用于如权利要求1至10任一所述的加载电路；所述方法包括：将所述加载电路中通道选择电路的第一串行外设接口SPI与第三SPI导通；在所述加载电路中测试访问端口控制器处于移位数据寄存器状态后，将向所述片选引脚提供的目标片选信号的电平由无效...

【专利技术属性】
技术研发人员：谢建，吴敬东，梅优良，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：