一种并行伪随机码发生器及方法技术

本发明专利技术提供了一种并行伪随机码发生器及方法，发生器包括G1寄存器组、G1更新并行电路、G2寄存器组、G2更新并行电路、逻辑运算单元。本发明专利技术增加了线性移位寄存器的数量，同时把更新逻辑由常规的单路输出增加为并行多路输出，将并行伪码计算单元计算得到的多个伪码码片信号用来更新多路的线性移位寄存器单元实现并行更新，从而能够实现单时钟周期内实现多个反馈比特的并行产生，实现了N个伪码码片的并行输出。与常规的伪码发生电路相比，本发明专利技术能够在原有时钟频率的1/N完成一个伪码周期内的全部码片输出。本发明专利技术方案在不增加成本，不降低性能的基础上，能够显著降低功耗，并降低设计中对时钟频率的时序要求。中对时钟频率的时序要求。中对时钟频率的时序要求。

【技术实现步骤摘要】
一种并行伪随机码发生器及方法


[0001]本专利技术属于卫星定位领域，具体涉及一种并行伪随机码发生器及方法。

技术介绍

[0002]卫星定位接收机内部的伪随机码发生器一般是通过线性反馈寄存器的产生电路实现的，这种结构是通过一个工作时钟驱动反馈寄存器电路和必要的逻辑运算单元串行产生全周期的伪随机码，从而实现对于卫星发射的定位信号的捕获和跟踪等基带处理。常规的伪码发生器单元中，每次只产生一个伪码码片信号分量，然后通过单路反馈电路反馈给线性移位寄存器的第一个寄存器单元，从而实现串行更新，效率较低。由于技术发展需要，在卫星定位接收机的基带电路实现中，需要具有更快的运算速度、更短的处理时间、更低的电路功耗，但现有技术尚不能满足需求。

技术实现思路

[0003]为解决上述问题，本专利技术公开了一种能够提供并行伪码信号的伪随机码发生器电路单元及并行伪码信号的发生方法。本专利技术采用一个并行伪码计算单元、相应的多元线性反馈寄存器更新单元结合控制逻辑，能够实现一个驱动时钟内输出多个伪随机码码片信号。
[0004]为达到上述目的，本专利技术的技术方案如下：
[0005]一种并行伪随机码发生器，包括G1寄存器组、G1更新并行电路、G2寄存器组、G2更新并行电路、逻辑运算单元，所述G1寄存器组和G2寄存器组各包含2N个线性反馈寄存器；所述G1寄存器组中的第1～N个寄存器与G1更新并行电路具有电连接，将各自寄存器值输入至G1更新并行电路进行运算；G1的第1～N个寄存器逐一连接至G1的第N+1～2N个寄存器，将各自寄存器的值更新至第N+1～2N个寄存器；G1的第1～N个寄存器连接至逻辑运算单元将G1序列输出至逻辑运算单元处；G1更新并行电路并行产生N个线性反馈比特更新第1～N个寄存器的值；所述G2寄存器组中的第1～N个寄存器与G2更新并行电路具有电连接，将各自寄存器值输入至G2更新并行电路进行运算；G2的第1～N个寄存器逐一连接至G2的第N+1～2N个寄存器，将各自寄存器的值更新至第N+1～2N个寄存器；G2的第1～N个寄存器连接至逻辑运算单元将G2序列输出至逻辑运算单元处；G2更新并行电路并行产生N个线性反馈比特更新第1～N个寄存器的值；逻辑运算单元用于将G1序列中的N个比特和G2序列的N个比特进行模二加运算，得到N个输出比特后输出。
[0006]进一步的，N＝10时，G1并行更新逻辑如下：
[0007][0008][0009][0010][0011][0012][0013][0014][0015][0016][0017]G2并行更新逻辑如下：
[0018][0019][0020][0021][0022][0023][0024][0025][0026][0027][0028]逻辑运算单元输出GPS的C/A码。
[0029]进一步的，N＝11时，G1并行更新逻辑如下：
[0030][0031][0032][0033][0034][0035][0036][0037][0038][0039][0040][0041]G2并行更新逻辑如下：
[0042][0043][0044][0045][0046][0047][0048][0049][0050][0051][0052][0053]逻辑运算单元输出北斗的伪随机码。
[0054]进一步的，N＝9时生成Glonass的伪随机码。
[0055]进一步的，所述逻辑运算单元为异或运算单元。
[0056]本专利技术还提供了一种并行伪随机码发生方法，包括如下步骤：
[0057]步骤一，基于复位信号将G1、G2线性反馈寄存器组置初始值；
[0058]步骤二，每个时钟信号产生N个线性反馈值分别送入G1、G2寄存器组；两组寄存器组同时进行如下操作：用第1～N个寄存器值更新第N+1～2N个寄存器值，然后用两组并行更新电路产生的N个线性反馈比特分别更新本组第1～N个线性反馈寄存器值；
[0059]步骤三，每个时钟信号到来时，将两组寄存器组第1～N个寄存器分别输出的G1序列和G2序列进行模二加，得到N个输出比特后输出；
[0060]步骤四，全部CNT/N个时钟以后完成全部PRN码片的输出，CNT是伪随机码的周期数。
[0061]进一步的，所述步骤一中初始值通过以下方式置位：G1寄存器组的2N个寄存器置0，G2寄存器组的2N个寄存器置初始相位；
[0062]进一步的，所述步骤一中初始相位由PRN号码计算得到。
[0063]本专利技术的有益效果为：
[0064]1.本专利技术增加了线性移位寄存器的数量，同时把更新逻辑由常规的单路输出增加为并行多路输出，将并行伪码计算单元计算得到的多个伪码码片信号用来更新多路的线性移位寄存器单元实现并行更新，从而能够实现单时钟周期内实现多个反馈比特的并行产生，实现了N个伪码码片的并行输出。
[0065]2.与常规的伪码发生电路相比，本专利技术能够在原来的时钟频率上降低N倍，即原有时钟频率的1/N就能完成一个伪码周期内的全部码片输出。如果时间长度一样的情况下，本专利技术的驱动时钟只需要原来时钟的1/N。
[0066]3.本专利技术方案在不增加成本，不降低性能的基础上，能够显著降低功耗，并降低设计中对时钟频率的时序要求。
[0067]4.本专利技术方案适用于所有利用线性移位寄存器结构产生伪随机码的卫星定位系统及其终端设备中，具体实现形态包括但不限于GNSS定位终端、芯片、以及软件接收机。同时，本方案易于扩展到多频多模卫星定位系统中，对多模多频卫星定位系统的设计难度和功耗要求都能够降低要求。
附图说明
[0068]图1为本专利技术实施例一中用于产生GPSC/A码的并行伪随机码发生器结构示意图。
[0069]图2为本专利技术实施例一中G1并行更新电路逻辑图。
[0070]图3为本专利技术实施例一中G2并行更新电路逻辑图。
[0071]图4为本专利技术实施例二中用于产生北斗的伪随机码的并行伪随机码发生器结构示意图。
[0072]图5为本专利技术实施例二中G1并行更新电路逻辑图。
[0073]图6为本专利技术实施例二中G2并行更新电路逻辑图。
具体实施方式
[0074]以下将结合具体实施例对本专利技术提供的技术方案进行详细说明，应理解下述具体实施方式仅用于说明本专利技术而不用于限制本专利技术的范围。
[0075]实施例一：
[0076]本例为采用本专利技术方法的一种示例，用于产生GPS的C/A码。如图1所示，本专利技术提供的并行伪随机码发生器包括G1寄存器组、G1更新并行电路、G2寄存器组、G2更新并行电路、模二加(异或)逻辑运算单元，其中G1寄存器组和G2寄存器组各包含2N个线性反馈寄存器，对于GPS的C/A码来说，N＝10，即G1寄存器组和G2寄存器组各包含20个寄存器。
[0077]图1中，G1寄存器组包含其中寄存器与G1更新并行电路具有电连接，将各自寄存器值输入至G1更新并行电路进行运算，同时，寄存器逐一连接至寄存器，将寄存器的值更新至寄本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种并行伪随机码发生器，其特征在于：包括G1寄存器组、G1更新并行电路、G2寄存器组、G2更新并行电路、逻辑运算单元，所述G1寄存器组和G2寄存器组各包含2N个线性反馈寄存器；所述G1寄存器组中的第1～N个寄存器与G1更新并行电路具有电连接，将各自寄存器值输入至G1更新并行电路进行运算；G1的第1～N个寄存器逐一连接至G1的第N+1～2N个寄存器，将各自寄存器的值更新至第N+1～2N个寄存器；G1的第1～N个寄存器连接至逻辑运算单元将G1序列输出至逻辑运算单元处；G1更新并行电路并行产生N个线性反馈比特更新第1～N个寄存器的值；所述G2寄存器组中的第1～N个寄存器与G2更新并行电路具有电连接，将各自寄存器值输入至G2更新并行电路进行运算；G2的第1～N个寄存器逐一连接至G2的第N+1～2N个寄存器，将各自寄存器的值更新至第N+1～2N个寄存器；G2的第1～N个寄存器连接至逻辑运算单元将G2序列输出至逻辑运算单元处；G2更新并行电路并行产生N个线性反馈比特更新第1～N个寄存器的值；逻辑运算单元用于将G1序列中的N个比特和G2序列的N个比特进行模二加运算，得到N个输出比特后输出。2.根据权利要求1所述的并行伪随机码发生器，其特征在于：N＝10时，G1并行更新逻辑如下：如下：如下：如下：如下：如下：如下：如下：如下：如下：G2并行更新逻辑如下：G2并行更新逻辑如下：G2并行更新逻辑如下：G2并行更新逻辑如下：G2并行更新逻辑如下：G2并行更新逻辑如下：G2并行更新逻辑如下：G2并行更新逻辑如下：
逻辑运算单元输出GPS的C/A码。3.根据权利要求1所述的并行伪随机码发生器...

【专利技术属性】
技术研发人员：鲁郁，
申请(专利权)人：诺领科技南京有限公司，
类型：发明
国别省市：