一种数据传输系统及其RS编码装置和方法制造方法及图纸

本申请公开了一种数据传输系统及其RS编码装置和方法，包括：输入乒乓控制模块用于接收待编码数据，并按照乒乓方式交替分配至第一和第二FIFO；第一和第二编码模块分别用于读取第一和第二FIFO中存储的数据，并对路并行数据进行RS编码，将编码结果及相应输出控制信号写入第三和第四FIFO；输出合并模块用于从第三和第四FIFO中交替读取数据，以进行编码后的数据整合；第一和第二FIFO的写，第三和第四FIFO的读采用周期为T的第一时钟域；第一和第二FIFO的读，第三和第四FIFO的写，第一和第二编码模块的时钟采用周期为2T的第二时钟域。应用本申请的方案，可以实现高系统传输效率的RS编码。码。码。

【技术实现步骤摘要】
一种数据传输系统及其RS编码装置和方法


[0001]本专利技术涉及通信
，特别是涉及一种数据传输系统及其RS编码装置和方法。

技术介绍

[0002]目前，RS（即Reed
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solomon codes，里所码）编码是一种FEC（Forward Error Correction，前向纠错）的信道编码技术。广泛应用于通信系统中，以保证数据的准确性。它的基本思路是在发送端，把要发送的信息重新编码，加入一定的冗余校验信息，组成长度较长的codeword，即代码字，待到达接收端之后，如果错误在可纠范围之内，通过解码检查后纠正错误，从而降低误码率，提高通信系统的可靠性。在光通信系统中，通过FEC的处理，可以以很小的冗余开销，有效地降低系统的误码率，延长传输距离，降低系统成本。
[0003]FEC在400G级别和所有未来的数据中心通讯标准中非用不可，IEEE802.3b 中对FEC的要求是在400GAUI
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16及400GAUI
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8的所有场景中，永远打开FEC功能。目前只有集成在FPGA芯本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种RS编码装置，其特征在于，包括：输入乒乓控制模块，用于接收待编码数据，并按照乒乓方式交替分配至第一FIFO和第二FIFO，且分配时进行并行输出；所述第一FIFO，用于接收所述输入乒乓控制模块输出的待编码数据以及相应的输入控制信号；所述第二FIFO，用于接收所述输入乒乓控制模块输出的待编码数据以及相应的输入控制信号；第一编码模块，用于读取所述第一FIFO中存储的数据，并对路并行数据进行RS编码，将编码结果及相应的输出控制信号写入第三FIFO；第二编码模块，用于读取所述第二FIFO中存储的数据，并对路并行数据进行RS编码，将编码结果及相应的输出控制信号写入第四FIFO；所述第三FIFO，所述第四FIFO；输出合并模块，用于从所述第三FIFO和所述第四FIFO中交替读取数据，以进行编码后的数据整合；其中，为并行编码的并行度，为不小于2的正整数；所述第一FIFO的写周期、所述第二FIFO的写周期、所述第三FIFO的读周期以及所述第四FIFO的读周期均采用周期为T的第一时钟域；所述第一FIFO的读周期，所述第二FIFO的读周期，所述第三FIFO的写周期，所述第四FIFO的写周期，所述第一编码模块的时钟，以及所述第二编码模块的时钟均采用周期为2T的第二时钟域；所述第一编码模块在进行RS编码时，具体用于：通过进行校验码的生成；其中，表示的是编码系数矩阵，表示的是初始系数矩阵，表示的是生成多项式系数矩阵，至表示的是在当前计算周期计算之后的第0至第寄存器的值，至表示的是路输入数据，表示的是一个码块共有个码元，表示的是个码元中有个信息码元。2.根据权利要求1所述的RS编码装置，其特征在于，所述第一编码模块在进行RS编码
时，具体用于：针对任意1个常系数的任意1次乘法计算，通过调用预先创建的所述常系数的乘法器，确定出针对所述常系数的本次乘法计算结果。3.根据权利要求1所述的RS编码装置，其特征在于，所述第一编码模块在进行RS编码时，当当前的并行度小于时，初始系数矩阵采用，生成多项式系数矩阵采用；当当前的并行度大于等于时，初始系数矩阵采用，生成多项式系数矩阵采用；
其中，表示的是一个码块共有个码元，表示的是个码元中有个信息码元，至表示的是预设的生...

【专利技术属性】
技术研发人员：王茂庆，彭兴贵，廉哲，
申请(专利权)人：苏州联讯仪器有限公司，
类型：发明
国别省市：