【技术实现步骤摘要】
一种用于ASIC的FLASH控制器及其控制方法
[0001]本专利技术属于集成电路
，具体涉及一种用于ASIC的FLASH控制器及其控制方法。
技术介绍
[0002]随着FLASH 技术的飞速发展，越来越多的器件支持时钟信号的双边沿触发数据传输，即Double transfer Rate，缩写为DTR。采用了DTR技术的FLASH传输速率为单沿数据传输技术的两倍。目前，已推出的SPI NOR FLASH器件在DTR模式下的最高速率已经到达了200MHz。在相对低频的逻辑芯片片上存储应用中，NOR FLASH器件能够以少量的接口提供较高速的数据传输速率并且支持芯片内执行，即eXecute In Place,缩写为XIP。
[0003]申请号201811314760.4，专利名称为一种可配置且高效的嵌入式Nor
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FLASH控制器级控制方法的中国专利提出了一种通过大容量缓存和自动擦除Nor
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FLASH数据的控制方法来提高FLASH数据写入速率。但是这个方法对数据读写的带宽提高有...
【技术保护点】
【技术特征摘要】
1.一种用于ASIC的FLASH控制器，其特征在于，包括主控模块，以及与主控模块连接的仲裁模块、读数据fifo和写数据fifo；所述读数据fifo和写数据fifo均与仲裁模块和数据接口模块连接，其中数据接口模块连接AHB数据总线；所述FLASH控制器还包括寄存器模块，所述寄存器模块连接读数据fifo、写数据fifo、仲裁模块和配置接口模块，配置接口模块连接AHB配置总线，所述主控模块通过同步模块连接所述寄存器模块；所述主控模块内部包含数据发送器子模块，用于发送FLASH数据信息；数据接收器子模块，用于配置采集FLASH接口的数据；时钟发生器子模块，用于产生时钟。2.如权利要求1所述用于ASIC的FLASH控制器，其特征在于， 所述时钟发生器子模块包括TX时钟产生支路，产生的TX时钟作为FLASH器件工作时钟；所述TX时钟产生支路包括第一分频模块和与分频模块输出端连接的第一时钟旁路选择器，所述第一时钟旁路选择器还与TX 时钟门控模块连接。3.如权利要求1或2 所述用于ASIC的FLASH控制器，其特征在于，所述时钟发生器子模块还包括RX时钟产生支路，产生的RX时钟作为内部数据采集时钟；所述RX时钟产生支路包括第二分频模块和与第二分频模块输出端连接的第一相位移动选择器；所述RX时钟产生支路还包括反相器及与反相器输出端连接的第三分频模块，所述第三分频模块输出端连接所述第一相位移动选择器；所述RX时钟产生支路还包括第一RX时钟门控模块和第二RX时钟门控模块，第一RX时钟门控模块和第二RX时钟门控模块输出端连接第二相位移动选择器；第一相位移动选择器和第二相位移动选择器输出端连接第二时钟旁路选择器；其中第一RX时钟门控模块和第二RX时钟门控模块输出信号相位相差一个主时钟周期。4.一种用于ASIC的FLASH控制器控制方法，其特征在于，包括仲裁模块工作模式,所述仲裁模块工作模式包括以下3种：模式M4：当寄存器配置为FLASH XIP模式时，仲裁模块进入XIP模式空闲状态，如果仲裁模块判断配置为对FLASH的XIP读操作，则发出XIP读操作的主动握手信号，进入XIP读状态；期间系统从读数据fifo中读回地址对应的数据，等待主控模块发出的握手返回信号后进入XIP握手从状态；如果仲裁模块判断配置不是对FLASH的XIP读操作，则保持为XIP模式空闲状态；模式M5：当寄存器配置为FLASH XIP读预取模式时，仲裁模块进入XIP模式空闲状态，如果仲裁模块判断配置为对FLASH的XIP预取读操作，则发出XIP预取读操作的主动握手信号，然后进入XIP预取读状态，期间系统从读数据fifo中读回数据，控制器从FLASH器件中将后续地址对应的数据读回到读数据fifo中，仲裁模块完成一次XIP预取读后，进入XIP预取空闲状态等待下一次XIP读取；仲裁模块判断下一次XIP读操作传输过来的地址是否为当前数据匹配的地址，如果当前数据和地址匹配，则将读数据fifo中对应数据返回；如果数据和地址不匹配，则进入XIP地址跳转状态，将当前的数据丢弃，并判断读数据fifo中下一个预取数据是否匹配当前地址，如果不能匹配，则将非匹配的数据丢弃，直到读
取到与当前地址匹配的数据为止；如果传输地址超出预取地址判断范围，则用传输过来的地址重新对FLASH进行数据读取；如果仲裁模块判断配置不是对FLASH的XIP写操作，则保持为XIP模式空闲状态；模式M6：当寄存器...
【专利技术属性】
技术研发人员：邓健，田伟，
申请(专利权)人：成都启英泰伦科技有限公司，
类型：发明
国别省市：
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