一种谱型可灵活设计的集成化实时光谱展宽模块制造技术

本发明专利技术公开了一种谱型可灵活设计的集成化实时光谱展宽模块，包括种子源、相位调制器驱动信号生成模块、射频功放、相位调制器。相位调制器驱动信号生成模块由FPGA芯片和DAC芯片构成。FPGA芯片包括锁相环单元、数据生成单元、两个并串转换单元；数据生成单元根据DAC芯片采样率和数据生成时钟并行实时生成多个串行化数据并分为两组，每组内进行数据拼接，将拼接得到的两个数据分别输入相应的并串转换单元，经并串转换后输入DAC芯片作为数据输入；DAC芯片根据数据输入和数据时钟输入，将数字信号转化为模拟信号，经射频功放放大后驱动相位调制器，进而对输入相位调制器的保偏窄线宽连续激光信号进行光谱展宽。本发明专利技术实现了光谱展宽模块的灵活设计和集成化。展宽模块的灵活设计和集成化。展宽模块的灵活设计和集成化。

【技术实现步骤摘要】
一种谱型可灵活设计的集成化实时光谱展宽模块


[0001]本专利技术涉及激光信号光谱展宽领域，尤其涉及一种谱型可灵活设计的相位调制信号的实时生成且集成化的光谱展宽模块。

技术介绍

[0002]超高功率连续光纤激光器具有高功率、高可靠性、高光束质量和热管理方便等优点，在工业加工、军事攻防等领域具有广泛的应用。在军事领域，作为激光武器的核心部分，高功率光纤激光器具有比固体激光器体积小，能耗低等特点，可解决固定安装问题，拓展应用于机、舰等移动载体。因此，多个国家都在推进激光武器开发，加大高功率连续光纤激光器的研究力度，旨在此领域占得先机。
[0003]当激光器功率放大过程中泵浦功率过高时，受光纤中多种非线性效应的影响，输出功率曲线进入非线性区。其中，光纤中的受激布里渊散射(Stimulated Brillouin Scattering，SBS)效应阈值最低，容易造成有效输出效率降低，成为限制激光器最高输出功率的瓶颈问题。为提升光纤激光器的输出功率，提出了多种抑制SBS效应的方法，例如，减小光场和声场重叠面积、引入增益竞争、降低数值孔径(NA)、使用高掺杂光纤与相位调制展宽种子激光光谱等。
[0004]其中，基于相位调制的方式对种子源光谱进行展宽，能够降低平均入纤功率，具有操作简单、效率高的特点，成为保证高功率连续光纤激光器系统高功率输出的关键技术之一。现阶段中，种子源相位调制展宽的驱动信号多为白噪声源，通过物理方法产生白噪声模拟信号，通过调节信号的功率或者加滤波器来改变光谱的带宽，光谱的形状是高斯型。白噪声源的缺点是谱型单一，随机性太强，信号的不确定性大。因此，现有技术还有待于改进和发展。

技术实现思路

[0005]鉴于上述现有技术的不足，本专利技术的目的在于提供一种谱型可灵活设计的集成化实时光谱展宽模块，以解决现有相位调制器的驱动信号采用白噪声源，使得谱型单一，随机性太强，信号的不确定性大，无法实现谱型灵活设计和确定性问题。
[0006]本专利技术的技术方案如下：
[0007]一种谱型可灵活设计的集成化实时光谱展宽模块，包括：种子源、相位调制器驱动信号生成模块、射频功放和相位调制器；
[0008]所述相位调制器驱动信号生成模块由FPGA芯片和DAC芯片构成，可实现相位调制信号的实时生成，且信号的谱型可以灵活设计；
[0009]所述FPGA芯片包括锁相环单元、数据生成单元、两个并串转换单元；
[0010]所述锁相环单元接收所述DAC芯片的数据时钟输出作为所述锁相环单元的参考时钟输入，生成数据生成时钟和数据同步时钟，并将所述数据生成时钟输入所述数据生成单元，将所述数据同步时钟输入所述DAC芯片作为数据时钟输入；
[0011]所述数据生成单元根据DAC芯片的采样率和数据生成时钟并行实时生成多个串行化数据，根据DAC芯片双通道的工作模式，将多个串行化数据分为两组，每组内将多个串行化数据拼接为一个数据，将拼接后得到的两个数据分别输入到相应的并串转换单元，经并串转换后输入所述DAC芯片作为数据输入；
[0012]所述DAC芯片根据所述数据输入和所述数据时钟输入，将数字信号转化为模拟信号，作为相位调制器的驱动信号。
[0013]进一步地，所述FPGA芯片中的各功能单元均通过Verilog HDL硬件语言编程实现。
[0014]进一步地，所述锁相环单元用于实现FPGA芯片中各功能单元间的时序同步。
[0015]进一步地，所述数据生成单元并行实时生成的串行化数据的个数为：DAC芯片的采样率/数据生成时钟，数据位宽由DAC芯片决定。
[0016]进一步地，所述数据生成单元的数据生成方式包括实时运算、预存储并实时控制读取，能够根据需求实现不同的信号生成，从而使得信号的谱型可灵活设计。
[0017]进一步地，所述数据生成单元中，每组内将多个串行化数据根据并串转换单元的工作原理拼接为一个数据，每个拼接得到的数据其位宽为对应组串行化数据的位宽乘以串行化数据的个数。
[0018]进一步地，所述DAC芯片输出的模拟信号经所述射频功放放大后驱动所述相位调制器。
[0019]进一步地，所述相位调制器的光输入端与所述种子源连接，用于接收所述种子源输出的保偏窄线宽连续激光信号，并通过高阶外相位调制的方式对所述种子源输出的保偏窄线宽连续激光信号进行展宽。
[0020]本专利技术的有益效果是：本专利技术提出的光谱展宽模块，关键部分为相位调制器驱动信号生成模块，该部分主要由FPGA芯片和DAC芯片构成，可实现相位调制信号的实时生成，且信号的谱型可以灵活设计。FPGA芯片包括锁相环单元、数据生成单元和两个并串转换单元，各功能单元均通过Verilog HDL硬件语言编程实现。锁相环单元用于实现FPGA芯片中各功能单元间的时序同步。数据生成单元的数据生成方式包括实时运算、预存储并实时控制读取，能够根据需求实现不同的信号生成，从而使得信号的谱型可灵活设计。
附图说明
[0021]为了更清楚的说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
[0022]图1是本专利技术中相位调制器驱动信号生成模块的架构示意图。
[0023]图2是本专利技术中312.5MSPS并行数据到1.25GSPS串行数据的并串转换原理图。
[0024]图3是本专利技术中数据生成单元的原理图1。
[0025]图4是本专利技术中数据生成单元的原理图2。
[0026]附图中各标记：100、FPGA芯片；101、锁相环单元；102、数据生成单元；1021、PRBS生成单元；1022、比较器单元；1023、调p序列生成单元；1024、地址生成单元；1025、数据存储单元；103、第一并串转换单元；104、第二并串转换单元；200、DAC芯片。
具体实施方式
[0027]本专利技术提供一种谱型可灵活设计的集成化实时光谱展宽模块，为使本专利技术的目的、技术方案及效果更加清楚、明确，以下参照附图并举实例对本专利技术进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本专利技术，并不用于限定本专利技术。
[0028]在实施方式和申请专利范围中，除非文中对于冠词有特别限定，否则“一”、“一个”、“所述”和“该”也可包括复数形式。若本专利技术实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。
[0029]应该进一步理解的是，本专利技术的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种谱型可灵活设计的集成化实时光谱展宽模块，其特征在于，包括：种子源、相位调制器驱动信号生成模块、射频功放和相位调制器；所述相位调制器驱动信号生成模块由FPGA芯片和DAC芯片构成；所述FPGA芯片包括锁相环单元、数据生成单元、两个并串转换单元；所述锁相环单元接收所述DAC芯片的数据时钟输出作为所述锁相环单元的参考时钟输入，生成数据生成时钟和数据同步时钟，并将所述数据生成时钟输入所述数据生成单元，将所述数据同步时钟输入所述DAC芯片作为数据时钟输入；所述数据生成单元根据DAC芯片的采样率和数据生成时钟并行实时生成多个串行化数据，根据DAC芯片双通道的工作模式，将多个串行化数据分为两组，每组内将多个串行化数据拼接为一个数据，将拼接后得到的两个数据分别输入到相应的并串转换单元，经并串转换后输入所述DAC芯片作为数据输入；所述DAC芯片根据所述数据输入和所述数据时钟输入，将数字信号转化为模拟信号，作为相位调制器的驱动信号。2.根据权利要求1所述的一种谱型可灵活设计的集成化实时光谱展宽模块，其特征在于，所述FPGA芯片中的各功能单元均通过Verilog HDL硬件语言编程实现。3.根据权利要求1所述的一种谱型可灵活设计的集成化实时光谱展宽模块，其特征在于，所述锁相环单元用...

【专利技术属性】
技术研发人员：义理林，石梦悦，虞名海，方志伟，李洁，慕桓，
申请(专利权)人：杭州爱鸥光学科技有限公司，
类型：发明
国别省市：