一种基于FPGA的DDS双路方波信号发生器制造技术

本实用新型专利技术公开了一种基于FPGA的DDS双路方波信号发生器，包括FPGA控制电路、DDS模块I、DDS模块II、电源与FPGA接口、电源与DAC接口、电源管理、正弦波电路I、正弦波电路II、双路滞回比较器、CH1SMA接口、CH2SMA接口，所述DDS模块I和DDS模块II内部结构相同，包括频率控制字、加法器I、相位寄存器、相位累加器、相位控制字、加法器II、波形存储器，所述正弦波电路I和正弦波电路II内部结构相同，包括DAC电路、差分转单端电路、7阶无源低通滤波器、后级放大电路。本实用新型专利技术输出的两路方波信号相互独立，输出频率连续可调且稳定，输出相位可调，频率范围宽，频率分辨率高，可很好地应用于基于频差法的等效采样方法中。采样方法中。采样方法中。

【技术实现步骤摘要】
一种基于FPGA的DDS双路方波信号发生器


[0001]本技术涉及电子仪器相关
，尤其是涉及一种基于FPGA的DDS双路方波信号发生器。

技术介绍

[0002]近些年提出的基于频差法的顺序等效采样法，常用于时域反射仪、时域雷达等需要高采样率采样电路的电子仪器中，该方法的实现需要具有固定频率差的两路周期方波信号，现有的方法通常用两种高稳晶振源分别产生两路具有频率差的周期方波信号，该方法产生的两路周期信号的频率和频率差均为特定频率的倍数，无法实现任意可调，且其电路结构重构性差。
[0003]随着可编程逻辑器件(FPGA)与直接数字频率合成(DDS)技术应用的不断发展，基于FPGA 的DDS信号发生器得以广泛应用，将此技术用于基于频差法的等效采样方法中，研制一种输出波形质量好，输出频率范围宽，输出频率稳定、准确度及分辨率高的双路方波信号发生器十分必要。

技术实现思路

[0004]本技术要解决的技术问题是提供一种基于FPGA的DDS双路方波信号发生器。
[0005]为解决上述技术问题，本技术采用如下技术方案：
[0006]一种基于FPGA的DDS双路方波信号发生器，其特征在于：包括FPGA控制电路、DDS模块I、DDS模块II、电源与FPGA接口、电源与DAC接口、电源管理、正弦波电路I、正弦波电路II、双路滞回比较器、CH1SMA接口、CH2SMA接口。
[0007]进一步地，所述DDS模块I和DDS模块II内部结构相同，包括频率控制字、加法器I、相位寄存器、相位累加器、相位控制字、加法器II、波形存储器，频率控制字的输出端与加法器I的输入端连通，加法器I的输出端与相位寄存器的输入端连通，相位寄存器的输出端与相位累加器的输入端、加法器II的输入端连通，相位累加器的输出端与频率控制字的输入端连通，相位控制字的输出端与加法器II的输入端连通，加法器II的输出端与波形存储器的输入端连通。
[0008]进一步地，所述正弦波电路I和正弦波电路II内部结构相同，包括DAC电路、差分转单端电路、7阶无源低通滤波器、后级放大电路，DAC电路的输出端与差分转单端电路的输入端连通，差分转单端电路的输出端与7阶无源低通滤波器的输入端连通、7阶无源低通滤波器的输出端与后级放大电路的输入端连通。
[0009]进一步地，所述FPGA控制电路输出相位控制字和频率控制字到DDS模块I、DDS模块II 中，FPGA控制电路还与电源与FPGA接口的输入端连通，DDS模块I、DDS模块II中波形存储器的输出端与电源与FPGA接口的输入端连通，电源与FPGA接口的输出端与电源与DAC接口的输入端连通，电源与DAC接口的输出端与正弦波电路I和正弦波电路II中DAC电路的输入端、电源管理的输入端连通，电源管理的输出端与正弦波电路I和正弦波电路II中DAC电路
的输入端、双路滞回比较器的输入端连通，正弦波电路I和正弦波电路II中后级放大电路的输出端均与双路滞回比较器的输入端连通，双路滞回比较器的输出端与CH1SMA接口、CH2SMA 接口的输入端连通。
[0010]作为优选，所述正弦波电路I、正弦波电路II中DAC电路采用AD9764芯片。
[0011]作为优选，所述正弦波电路I、正弦波电路II中差分转单端电路和后级放大电路采用 OPA690芯片。
[0012]作为优选，所述双路滞回比较器采用TLV3502芯片。
[0013]本技术相比现有技术而言，具有以下优点和效果：输出的两路方波信号相互独立，输出频率连续可调且稳定，输出相位可调，频率范围宽，频率分辨率高，可很好地应用于基于频差法的等效采样方法中。
附图说明
[0014]图1为本技术的系统结构框图。
[0015]图2为本技术的DDS模块内部流程图。
[0016]图3为本技术的AD9764内部原理框图。
[0017]图4为本使用新型的DAC以及差分转单端电路原理图。
[0018]图5为本使用新型的7阶无源低通滤波器电路原理图。
[0019]图6为本使用新型的后级放大电路原理图。
[0020]图7为本使用新型的双路滞回比较器电路原理图。
具体实施方式
[0021]下面结合附图和实施例对本技术作更加详细的描述。
[0022]如图1所示，本技术公开了一种基于FPGA的DDS双路方波信号发生器，包括FPGA 控制电路、DDS模块I、DDS模块II、电源与FPGA接口、电源与DAC接口、电源管理、正弦波电路I、正弦波电路II、双路滞回比较器、CH1SMA接口、CH2SMA接口。
[0023]DDS模块I和DDS模块II内部结构相同，包括频率控制字、加法器I、相位寄存器、相位累加器、相位控制字、加法器II、波形存储器，频率控制字的输出端与加法器I的输入端连通，加法器I的输出端与相位寄存器的输入端连通，相位寄存器的输出端与相位累加器的输入端、加法器II的输入端连通，相位累加器的输出端与频率控制字的输入端连通，相位控制字的输出端与加法器II的输入端连通，加法器II的输出端与波形存储器的输入端连通；正弦波电路I和正弦波电路II内部结构相同，包括DAC电路、差分转单端电路、7阶无源低通滤波器、后级放大电路，DAC电路的输出端与差分转单端电路的输入端连通，差分转单端电路的输出端与7阶无源低通滤波器的输入端连通、7阶无源低通滤波器的输出端与后级放大电路的输入端连通。
[0024]FPGA控制电路输出相位控制字和频率控制字到DDS模块I、DDS模块II中，FPGA控制电路还与电源与FPGA接口的输入端连通，DDS模块I、DDS模块II中波形存储器的输出端与电源与FPGA接口的输入端连通，电源与FPGA接口的输出端与电源与DAC接口的输入端连通，电源与DAC接口的输出端与正弦波电路I和正弦波电路II中DAC电路的输入端、电源管理的输入端连通，电源管理的输出端与正弦波电路I和正弦波电路II中DAC电路的输入端、双路滞
回比较器的输入端连通，正弦波电路I和正弦波电路II中后级放大电路的输出端均与双路滞回比较器的输入端连通，双路滞回比较器的输出端与CH1SMA接口、CH2SMA接口的输入端连通。
[0025]由于本技术是双路方波信号发生器，两路结构相同，以下仅对一路作详细的描述。
[0026]对于DDS模块I和DDS模块II，其原理是将正弦波形数据先存储起来，然后在频率控制字和相位控制字的作用下，通过相位累加器从波形存储器中读出正弦波形数据。如图2所示，本实施例中相位累加器由32位加法器I与32位累加寄存器级联构成，每输入一个时钟脉冲， 32位加法器I就将频率控制字与相位累加器输出的累加相位数据相加，把相加后的结果送至 32位相位寄存器的数据输入端。32位相位寄存器将32位加法器I在上一个时钟脉冲作用后所产生的新相位数据反馈到32位加法器I的输入端，以使32位加法器I在下一个时钟脉冲的作用下继续与频率控制本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA的DDS双路方波信号发生器，其特征在于：包括FPGA控制电路、DDS模块I、DDS模块II、电源与FPGA接口、电源与DAC接口、电源管理、正弦波电路I、正弦波电路II、双路滞回比较器、CH1SMA接口、CH2SMA接口，所述FPGA控制电路输出相位控制字和频率控制字到DDS模块I、DDS模块II中，FPGA控制电路还与电源与FPGA接口的输入端连通，DDS模块I、DDS模块II中波形存储器的输出端与电源与FPGA接口的输入端连通，电源与FPGA接口的输出端与电源与DAC接口的输入端连通，电源与DAC接口的输出端与正弦波电路I和正弦波电路II中DAC电路的输入端、电源管理的输入端连通，电源管理的输出端与正弦波电路I和正弦波电路II中DAC电路的输入端、双路滞回比较器的输入端连通，正弦波电路I和正弦波电路II中后级放大电路的输出端均与双路滞回比较器的输入端连通，双路滞回比较器的输出端与CH1SMA接口、CH2SMA接口的输入端连通。2.按照权利要求1所述的一种基于FPGA的DDS双路方波信号发生器，其特征在于：所述DDS模块I和DDS模块II内部结构相同，包括频率控制字、加法器I、相位寄存器、相位累加器、相位控制字、加法器II、波形存储器，...

【专利技术属性】
技术研发人员：赵黎明，徐华东，姜星宇，唐旭，褚晓辉，贾浩男，
申请(专利权)人：东北林业大学，
类型：新型
国别省市：