半导体器件和方法技术

本发明专利技术的实施例提供了一种半导体器件及其形成方法。在实施例中，一种半导体器件包括：半导体衬底上的钝化层；在钝化层上并沿钝化层延伸的第一再分布线；在钝化层上并沿钝化层延伸的第二再分布线；第一介电层位于第一再分布线、第二再分布线以及钝化层上；凸块下金属化层具有凸块部分和第一通孔部分，凸块部分设置在第一介电层上并沿着第一介电层延伸，凸块部分与第一再分布线和第二再分布线重叠，第一通孔部分延伸穿过第一介电层以物理和电连接到第一再分布线。第一再分布线。第一再分布线。

【技术实现步骤摘要】
半导体器件和方法


[0001]本专利技术的实施例总体涉及半导体领域，更具体地，涉及半导体器件及其制造方法。

技术介绍

[0002]由于各种电子元件(例如晶体管、二极管、电阻器、电容器等)的集成度不断提高，半导体行业经历了快速增长。在大多数情况下，集成密度的提高源于最小特征尺寸的迭代减小，这允许将更多组件集成到给定区域。随着对缩小电子器件的需求不断增长，出现了对更小、更具创造性的半导体管芯封装技术的需求。

技术实现思路

[0003]根据本专利技术的一个方面，提供了一种半导体器件，包括：钝化层，位于半导体衬底上；第一再分布线，位于所述钝化层上并且沿所述钝化层延伸；第二再分布线，位于所述钝化层上并且沿所述钝化层延伸；第一介电层，位于所述第一再分布线、所述第二再分布线以及所述钝化层上；以及凸块下金属化层，具有凸块部分和第一通孔部分，所述凸块部分设置在所述第一介电层上并且沿着所述第一介电层延伸，所述凸块部分与所述第一再分布线和所述第二再分布线重叠，所述第一通孔部分延伸穿过所述第一介电层以物理和电连接到所述第一再分布线。
[0004]根据本专利技术的另一个方面，提供了一种半导体器件，包括：第一钝化层，位于半导体衬底上；第一再分布线，位于所述第一钝化层上并且沿所述第一钝化层延伸，所述第一再分布线具有第一宽度；第二再分布线，位于所述第一钝化层上并且沿所述第一钝化层延伸，所述第二再分布线具有第二宽度，所述第二再分布线与所述第一再分布线隔开第一距离；第一介电层，位于所述第一再分布线、所述第二再分布线以及所述第一钝化层上；以及凸块下金属化层，位于所述第一介电层上，所述凸块下金属化层连接到所述第一再分布线和所述第二再分布线，所述凸块下金属化层具有第三宽度，所述第三宽度大于所述第一宽度、所述第二宽度和所述第一距离的总和。
[0005]根据本专利技术的又一个方面，提供了一种形成半导体器件的方法，包括：在半导体衬底上沉积第一钝化层；在所述第一钝化层上形成沿所述第一钝化层延伸的第一再分布线和第二再分布线；在所述第一再分布线与所述第二再分布线上形成第一介电层；在所述第一介电层中图案化第一开口和第二开口，所述第一开口暴露所述第一再分布线，所述第二开口暴露所述第二再分布线；以及在所述第一开口和所述第二开口中形成凸块下金属化层，所述凸块下金属化层与所述第一再分布线和所述第二再分布线重叠。
附图说明
[0006]当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
[0007]图1至图7是根据一些实施例的集成电路管芯制造的各中间阶段的截面图。
[0008]图8A、8B、9A、9B、10A和10B是根据各种实施例的集成电路管芯的顶视图。
[0009]图11是根据一些实施例的集成电路管芯的详细视图。
[0010]图12是根据一些实施例的集成电路管芯的截面图。
[0011]图13是根据一些实施例的集成电路管芯的截面图。
[0012]图14是根据一些实施例的集成电路封装的截面图。
具体实施方式
[0013]本专利技术提供了用于实现本公开的不同特征的许多不同的实施例或实例。下面描述了部件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。诸如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0014]而且，为了便于描述，在此可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
[0015]根据各种实施例，在半导体衬底上方形成再分布线，并且形成与再分布线连接的UBM。UBM形成为大宽度，使得它们与多条下面的再分布线重叠，可选地包括UBM未连接至的下面的再分布线(例如，伪再分布线或其他功能性再分布线)。将UBM形成为大尺寸允许更大的接触面积(这可以降低接触电阻)并允许再分布线的布线具有更大的灵活性。
[0016]图1至图7是根据一些实施例的集成电路管芯50的制造的中间阶段的截面图。集成电路管芯50将在后续处理中被封装以形成集成电路封装件。集成电路管芯50可以是逻辑管芯(例如，中央处理单元(CPU)、图形处理单元(GPU)、片上系统(SoC)、应用处理器(AP)、微控制器等)、存储器管芯(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯等)、电源管理管芯(例如，电源管理集成电路(PMIC)管芯)、射频(RF)管芯、传感器管芯、微机电系统(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE))管芯)等或它们的组合。集成电路管芯50可以形成在晶圆中，该晶圆可以包括在后续步骤中被分割以形成多个集成电路管芯的不同器件区域。集成电路管芯50可根据适用的制造工艺进行处理以形成集成电路。
[0017]在图1中，提供了半导体衬底52。半导体衬底52可以是掺杂或未掺杂的硅，或者是绝缘体上半导体(SOI)衬底的有源层。半导体衬底52可以包括：其他半导体材料，例如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。也可以使用其他衬底，例如多层或梯度衬底。半导体衬底52具有有源表面(例如，图1中朝上的表面)，有时称为正面，和非有源表面(例如，图1中朝下的表面)，有时称为背面。器件
形成在半导体衬底52的有源表面处。器件可以是有源器件(例如晶体管、二极管等)或无源器件(例如电容器、电感器、电阻器等)。非有源表面可以没有器件。
[0018]互连结构54形成在半导体衬底52的有源表面上方，用于电连接半导体衬底52的各器件以形成集成电路。互连结构54可以包括一个或多个介电层和介电层中的相应金属化图案。用于介电层的可接受的介电材料包括诸如氧化硅、氧化铝等氧化物；氮化物，诸如氮化硅；碳化硅等碳化物；它们的组合；或类似。介电层可以由例如碳掺杂氧化物的低k(LK)电介质、例如多孔碳掺杂二氧化硅的极低k(ELK)电介质等形成。其他可接受的介电材料包括光敏聚合物，例如聚酰亚胺、聚苯并恶唑(PBO)、苯并环丁烯(BCB)基聚合物、它们的组合等本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：钝化层，位于半导体衬底上；第一再分布线，位于所述钝化层上并且沿所述钝化层延伸；第二再分布线，位于所述钝化层上并且沿所述钝化层延伸；第一介电层，位于所述第一再分布线、所述第二再分布线以及所述钝化层上；以及凸块下金属化层，具有凸块部分和第一通孔部分，所述凸块部分设置在所述第一介电层上并且沿着所述第一介电层延伸，所述凸块部分与所述第一再分布线和所述第二再分布线重叠，所述第一通孔部分延伸穿过所述第一介电层以物理和电连接到所述第一再分布线。2.根据权利要求1所述的器件，其中，所述第一再分布线和所述第二再分布线在第一方向上沿所述钝化层纵向延伸，并且所述凸块部分在第二方向上与所述第一再分布线完全重叠并且部分地与所述第二再分布线重叠，所述第二方向垂直于所述第一方向。3.根据权利要求1所述的器件，其中，所述第一再分布线和所述第二再分布线在第一方向上沿所述钝化层纵向延伸，所述凸块部分在第二方向上与所述第一再分布线完全重叠并且与所述第二再分布线完全重叠，所述第二方向垂直于所述第一方向。4.根据权利要求1所述的器件，其中，所述第二再分布线是功能性再分布线，并且所述第一介电层设置在所述凸块下金属化层和所述功能性再分布线之间。5.一种半导体器件，包括：第一钝化层，位于半导体衬底上；第一再分布线，位于所述第一钝化层上并且沿所述第一钝化层延伸，所述第一再分布线具有第一宽度；第二再分布线，位于所述第一钝化层上并且沿所述第一钝化层延伸，所述第二再分布线具有第二宽度，所述第二再分布线与所述第一再分布线隔开第一距离；第一介电层，位于所述第一再分布线、所述第二再分布线以及所述第一钝化层上；以及凸块下金属化层，位于所述第一介电...

【专利技术属性】
技术研发人员：陈承先，杨挺立，蔡柏豪，李建成，郑明达，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：