用于确定字线与存储器孔短路的全位线感测制造技术

本发明专利技术提供了用于检测存储器设备中的短路并且具体地检测字线与沟道短路以及在NAND串顶部处的位线触点之间的短路的装置和技术。短路检测操作包括沟道预清洁阶段，该沟道预清洁阶段对非短路NAND串的沟道放电，同时使短路NAND串的位线升压，之后是位线预充电阶段，该位线预充电阶段使非短路NAND串的位线升压，之后是位线放电阶段，该位线放电阶段使非短路NAND串的位线放电，之后是感测阶段，该感测阶段将短路NAND串识别为处于编程状态或非导电状态。状态。状态。

【技术实现步骤摘要】
用于确定字线与存储器孔短路的全位线感测

技术介绍

[0001]本技术涉及存储器设备的操作。
[0002]半导体存储器设备已经变得越来越普遍用于各种电子设备。例如，非易失性半导体存储器用于蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备以及其他设备。
[0003]电荷存储材料(诸如浮栅)或电荷俘获材料可以用于此类存储器设备中以存储表示数据状态的电荷。例如，电荷俘获材料可以垂直地布置在三维(3D)堆叠存储器结构中。3D存储器结构的一个示例是位成本可扩展(BiCS)体系结构，该体系结构包括交替的导电层和介电层的堆叠。
[0004]存储器设备包括存储器单元，这些存储器单元可被串联布置成NAND 串，例如，其中选择栅极晶体管设置在NAND串的末端处以选择性地将 NAND串的沟道连接到源极线或位线。然而，在操作此类存储器设备时存在各种挑战。
附图说明
[0005]图1A是示例存储器设备的框图。
[0006]图1B是图1A的存储器设备100的布置的框图，其中第一管芯130a上的控制电路130与单独的第二管芯126b上的存储器结构126通信。
[0007]图2是示出图1A的感测块51的一个实施方案的框图。
[0008]图3示出了图1A的用于将电压提供给平面中的存储器单元块的功率控制电路115的示例性具体实施。
[0009]图4是示例性存储器管芯400的透视图，其中存储器单元块设置在相应的平面P0和P1中。
[0010]图5示出了图1A的存储器结构126中的示例性晶体管520。
[0011]图6示出了图4的块B0
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0的包括NAND串700n和710n的一部分的示例性剖视图。
[0012]图7A示出了与图4和图6一致的块B0
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0中的NAND串的示例性视图。
[0013]图7B示出了图7A的块B0
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0中的NAND串的示例性视图。
[0014]图7C示出了与图7B一致的第一失效模式的示例，其中在SB0中， NAND串700b具有字线与沟道短路路径801，并且包括NAND串700b
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700d的NAND串集群800彼此短路。
[0015]图7D示出了与图7B一致的第二失效模式的示例，其中在SB0中， NAND串700b具有字线与沟道短路路径801，并且包括SB0中的NAND串 700b
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700d和SB1中的NAND串710a的NAND串集群810彼此短路。
[0016]图7E示出了与图4和图7B一致的第三失效模式的示例，其中在B0
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0 的SB3中，NAND串730b具有字线与沟道短路路径831，并且包括SB3中的NAND串730b
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730d和相邻块B0
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1的SB0中的NAND串740的NAND 串集群819彼此短路。
[0017]图7F示出了与图7B一致的第四失效模式的示例，其中在SB0中， NAND串700a具有字线与沟道短路路径802，并且包括SB0中的NAND串 700b
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700d和SB1中的NAND串710a的
NAND串集群810彼此短路。
[0018]图7G示出了与图7B一致的第五失效模式的示例，其中在SB0中， NAND串700a具有字线与沟道短路路径802，并且没有NAND串彼此短路。
[0019]图8示出了用于执行短路检测操作的示例性过程的流程图，这与图7C 至图7G的失效场景一致。
[0020]图9A示出了当存在字线与存储器孔短路和位线触点与位线触点短路时的一组NAND串和相关联的电路，其配置与图8的步骤821的沟道预清洁阶段一致。
[0021]图9B示出了一组NAND串和相关联的电路，其配置与图8的步骤822 的位线预充电阶段一致，并且遵循图9A的配置。
[0022]图9C示出了一组NAND串和相关联的电路，其配置与图8的步骤823 的位线放电阶段一致，并且遵循图9B的配置。
[0023]图9D示出了一组NAND串和相关联的电路，其配置与图8的步骤 824的感测阶段一致，并且遵循图9C的配置。
[0024]图9E示出了当存在字线与存储器孔短路但不存在位线触点与位线触点短路时的一组NAND串和相关联的电路，其配置与图8的步骤821的沟道预清洁阶段一致。
[0025]图9F示出了一组NAND串和相关联的电路，其配置与图8的步骤822 的位线预充电阶段一致，并且遵循图9E的配置。
[0026]图9G示出了一组NAND串和相关联的电路，其配置与图8的步骤 823的位线放电阶段一致，并且遵循图9F的配置。
[0027]图9H示出了一组NAND串和相关联的电路，其配置与图8的步骤 824的感测阶段一致，并且遵循图9G的配置。BLC和XXL晶体管
[0028]图10示出了与图8和图9A至图9H一致的电压信号。
[0029]图11A示出了制造过程中的块的第一配置，该第一配置导致与图6和图7C至图7G一致的短路，其中交替的层形成在堆叠中。
[0030]图11B示出了制造过程中的块的第二配置，其中顶部介电层1105的不均匀蚀刻导致过度蚀刻的介电区1105b和具有拐角1105a1的拐角蚀刻的介电区1105a。
[0031]图11C示出了制造过程中的块的第三配置，其中将层1120沉积在存储器孔1110
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1113中，沉积填料1121，并且沉积掩模层1122。
[0032]图11D示出了制造过程中的块的第四配置，其中掩模层1122被图案化，从而形成空隙1122v1
‑
1122v4。
[0033]图11E示出了制造过程中的块的第五配置，其中图案化掩模层1122用于蚀刻穿过存储器孔的底部处的填料1121和层1120的部分。
[0034]图11F1示出了制造过程中的块的第六配置，其中沉积附加的多晶硅层 1120a和介电材料1139。
[0035]图11F2示出了制造过程中的块的第七配置，其中介电材料被回蚀以在存储器孔中形成介电芯1140
‑
1143，之后沉积掺杂的硅覆盖层1145。
[0036]图11G示出了制造过程中的块的第八配置，其中蚀刻掺杂的硅覆盖层 1145以形成位线触点1145a1、1145a3、1145b和1145c。
[0037]图11H示出了制造过程中的块的第九配置，其中分别在位线触点 1145a1、1145a3、
1145b和1145c上方形成通孔1151
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1154，并且在绝缘层 1150中的通孔上方形成位线1155。
[0038]图12A示出了制造过程的另一个示例中的块的配置，该配置导致与图 6和图7C至图7G一致的短路。
[0039]图12B示出了遵循图12A的配置的块配置，其中沉积介电材料1250本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种装置，包括：控制电路，所述控制电路被配置为经由多条字线和多条位线连接到多个NAND串，每个NAND串包括源极端选择栅极晶体管与漏极端选择栅极晶体管之间的存储器单元，所述存储器单元连接到所述多条字线，每条位线连接到钳位晶体管，所述钳位晶体管被配置为对所述位线的电压进行钳位，并且用于执行短路检测操作的连续的第一阶段、第二阶段、第三阶段和第四阶段的所述控制电路被配置为：在所述第一阶段中，同时向所述字线施加正电压、向所述漏极端选择栅极晶体管施加导通电压、向所述源极端选择栅极晶体管施加导通电压再施加关断电压，并且向所述钳位晶体管施加关断电压；在所述第二阶段中，同时继续向所述字线施加所述正电压，向所述源极端选择栅极晶体管施加所述关断电压，并且向所述漏极端选择栅极晶体管施加所述导通电压，并且向所述钳位晶体管施加第一导通电压；在所述第三阶段中，同时继续向所述字线施加所述正电压，向所述源极端选择栅极晶体管施加所述关断电压，并且向所述漏极端选择栅极晶体管施加所述导通电压，并且向所述钳位晶体管施加关断电压；以及在所述第四阶段中，同时感测所述多个NAND串，继续向所述字线施加所述正电压，向所述源极端选择栅极晶体管施加所述关断电压，并且向所述漏极端选择栅极晶体管施加所述导通电压，并且向所述钳位晶体管施加第二导通电压。2.根据权利要求1所述的装置，其中：所述第二导通电压大于所述第一导通电压。3.根据权利要求1所述的装置，其中：所述正电压包括读取通过电压。4.根据权利要求1所述的装置，其中：所述控制电路被配置为根据所述感测对所述多个NAND串中处于非导电状态的NAND串的数量进行计数，并且确定所述数量是否超过阈值。5.根据权利要求1所述的装置，其中：所述多个NAND串的所述感测使用全位线感测经由所述多条位线同时进行。6.根据权利要求1所述的装置，其中：所述多个NAND串包括短路NAND串，所述短路NAND串具有与字线短路的沟道。7.根据权利要求1所述的装置，其中：所述多个NAND串包括一个短路NAND串，所述一个短路NAND串具有与另一个NAND串的位线触点短路的位线触点。8.根据权利要求7所述的装置，其中：所述一个短路NAND串的所述位线触点经由从所述一个短路NAND串的所述位线触点延伸到所述另一个短路NAND串的所述位线触点的掺杂硅区与所述另一个短路NAND串的所述位线触点短路。9.根据权利要求1所述的装置，其中：所述多个NAND串包括短路NAND串；在所述感测期间，连接到所述短路NAND串的位线的电压高于所述多个NAND串中的非短
路NAND串的电压；并且所述非短路NAND串不与另一个NAND串短路，并且不与字线短路。10.根据权利要求1所述的装置，其中：所述多个NAND串包括短路NAND串；连接到所述多个NAND串中的非短路NAND串的位线的电压在所述第二阶段中升压并且在所述第三阶段中放电；在整个所述第二阶段和所述第三阶段中，连接到所述短路NAND串的位线的电压高于所述非短路NAND串的所述电压；并且所述非短路NAND串包括不与另一个NAND串短路并且不与字线短路的NAND串。11.一种方法，包括：执行多个NAND串的短路检测操作的位线预充电阶段，所述多个NAND串连接到多条字线并且包...

【专利技术属性】
技术研发人员：李靓，刘晓华，蔚倩倩，
申请(专利权)人：西部数据技术公司，
类型：发明
国别省市：