线性恒流电路及LED灯具制造技术

本申请公开了一种线性恒流电路及LED灯具，所述线性恒流电路包括：至少两个芯片级联电路，所述芯片级联电路包括多个线性恒流芯片，所述芯片级联电路中的各线性恒流芯片在电路载板的长度方向上依次排列，所述芯片级联电路中的各线性恒流芯级联连接，各所述芯片级联电路在电路载板的宽度方向上依次排列，各所述芯片级联电路并联连接，所述芯片级联电路的输入端与电源连接，所述芯片级联电路的输出端与负载电路连接。负载电路连接。负载电路连接。

【技术实现步骤摘要】
线性恒流电路及LED灯具


[0001]本申请属于电路
，具体涉及一种线性恒流电路及LED灯具。

技术介绍

[0002]线性恒流芯片，电路简单，功率一致性好，多个级联可作为LED灯具的驱动电路。
[0003]线性恒流芯片的电路载板具有铜箔，铜箔与电路载板之间具有寄生电容，在正常工作中，干扰电信号会通过寄生电容馈送能量至铝基板上的铜箔上，产生与交流电不同步的干扰能量，从而影响线性恒流芯片正常工作。而常规的电路设计直接把多颗线性恒流芯片按顺序从头到尾级联，这样的设计会造成级联的芯片数量太多，实际电路过长，回路大，造成信号传输的次数增加，信号强度衰减的次数增加，大大增加了信号被干扰的风险。

技术实现思路

[0004]本申请实施例的目的是提供一种线性恒流电路及LED灯具，能够在线性恒流芯片正常工作时，降低传输信号被干扰的风险。
[0005]为了解决上述技术问题，本申请是这样实现的：
[0006]第一方面，本申请实施例提供了一种线性恒流电路，包括至少两个芯片级联电路，所述芯片级联电路包括多个线性恒流芯片，所述芯片级联电路中的各线性恒流芯片在电路载板的长度方向上依次排列，所述芯片级联电路中的各线性恒流芯级联连接，各所述芯片级联电路在电路载板的宽度方向上依次排列，各所述芯片级联电路并联连接，所述芯片级联电路的输入端与电源连接，所述芯片级联电路的输出端与负载电路连接。
[0007]第二方面，本申请实施例提供了一种LED灯具，包括LED灯和如第一方面所述的线性恒流电路，所述线性恒流电路的输入端与电源连接，所述线性恒流电路的输出端与所述LED负载连接。
[0008]本申请实施例提供的线性恒流电路，包括至少两个芯片级联电路，所述芯片级联电路中的各线性恒流芯片在电路载板的长度方向上依次排列，所述芯片级联电路中的各线性恒流芯级联连接；各所述芯片级联电路在电路载板的宽度方向上依次排列，各所述芯片级联电路并联连接；所述芯片级联电路的输入端与电源连接，所述芯片级联电路的输出端与负载电路连接，通过这种方式对线性恒流芯片合理分组布局，优化芯片外围电路，能够减小外围电路的长度，使信号传输的长度减小，从而减小寄生电容，减少干扰信号，进而在线性恒流芯片正常工作时，能够降低传输信号被干扰的风险。
附图说明
[0009]图1是本申请实施例提供的线性恒流电路的一种结构示意图；
[0010]图2是本申请实施例提供的线性恒流电路的线性恒流芯片的连接示意图；
[0011]图3是本申请实施例提供的LED灯具的一种结构示意图。
具体实施方式
[0012]下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0013]本申请的说明书和权利要求书中的术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施，且“第一”、“第二”等所区分的对象通常为一类，并不限定对象的个数，例如第一对象可以是一个，也可以是多个。此外，说明书以及权利要求中“和/或”表示所连接对象的至少其中之一，字符“/”，一般表示前后关联对象是一种“或”的关系。
[0014]下面结合附图，通过具体的实施例及其应用场景对本申请实施例提供的线性恒流电路及LED灯具进行详细地说明。
[0015]本申请实施例提供的线性恒流电路，包括至少两个芯片级联电路，芯片级联电路包括多个线性恒流芯片，芯片级联电路中的各线性恒流芯片在电路载板的长度方向上依次排列，芯片级联电路中的各线性恒流芯级联连接，各芯片级联电路在电路载板的宽度方向上依次排列，各芯片级联电路并联连接，芯片级联电路的输入端与电源连接，芯片级联电路的输出端与负载电路连接。
[0016]本申请通过芯片级联电路中的各线性恒流芯片在电路载板的长度方向上依次排列，芯片级联电路中的各线性恒流芯级联连接，且各芯片级联电路在电路载板的宽度方向上依次排列，各芯片级联电路并联连接的方式，对线性恒流芯片合理分组布局，优化芯片外围电路，能够减小外围电路的长度，使信号传输的长度减小，从而减小寄生电容，减少干扰信号，进而在线性恒流芯片正常工作时，能够降低传输信号被干扰的风险。
[0017]可选的，每个所述芯片级联电路中的多个线性恒流芯片在电路载板的长度方向上呈直线排布，所述至少两个芯片级联电路在电路载板的宽度方向上并排设置。
[0018]示例性的，以该线性恒流电路包括两个芯片级联电路，以及每个芯片级联电路包括六个线性恒流芯片为例，如图1所示，两个芯片级联电路分别为第一芯片级联电路110和第二芯片级联电路120，第一芯片级联电路110包括U1
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U6六个线性恒流芯片，该U1
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U6六个线性恒流芯片在电路载板的长度方向上依次排列，U1到U6依次级联连接，U1到U6在电路载板的长度方向上呈直线排布；第二芯片级联电路120包括U7
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U12六个线性恒流芯片，该U7
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U12六个线性恒流芯片在电路载板的长度方向上依次排列，U7到U12依次级联连接，U7到U12在电路载板的长度方向上呈直线排布。第一级联电路110和第二级联电路120在在电路载板的宽度方向上依次排列，第一级联电路110和第二级联电路120并联连接，且在电路载板的宽度方向上并排设置。另外，第一级联电路110的输入端和第二级联电路120的输入端分别与电源连接，第一级联电路110的输入端和第二级联电路120的输出端分别与负载电路连接，电源为线性恒流电路提供电流，从而使线性恒流电路能够控制负载电路。
[0019]本申请通过每个芯片级联电路中的多个线性恒流芯片在电路载板的长度方向上呈直线排布，至少两个芯片级联电路在电路载板的宽度方向上并排设置的方式，与U1
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U12依次级联连接的电路相比，电路长度缩短一半，地线长度也缩短一半，功率回路和信号回路
的面积都有明显缩小，因此信号传输的长度也明显缩小，很大程度的减小了寄生电容和干扰信号，从而在线性恒流芯片正常工作时，降低传输信号被干扰的风险。
[0020]在一种实现方式中，芯片级联电路中连接有滤波器件，滤波器件可以对传输路线中的高频噪声进行有效滤除，从而更进一步的降低干扰信号对线性恒流芯片的影响。如图1所示，相邻线性恒流芯片之间可以连接滤波器件，该滤波器件可以为滤波电容，如图1中的电容C7、电容C8、电容C9、电容C16、电容C17和电容C18。需要说明的是，本申请对滤波器件的数量不做具体的限定，其具体数量可以根据实际情况进行设置，对连接滤波器的位置也不做具体的限定，除连接在相邻芯片之间外，其他可以对电路进行滤波的线路也可以连接滤波器件。...

【技术保护点】

【技术特征摘要】
1.一种线性恒流电路，其特征在于，包括：至少两个芯片级联电路，所述芯片级联电路包括多个线性恒流芯片，所述芯片级联电路中的各线性恒流芯片在电路载板的长度方向上依次排列，所述芯片级联电路中的各线性恒流芯级联连接，各所述芯片级联电路在电路载板的宽度方向上依次排列，各所述芯片级联电路并联连接，所述芯片级联电路的输入端与电源连接，所述芯片级联电路的输出端与负载电路连接。2.根据权利要求1所述的线性恒流电路，其特征在于，每个所述芯片级联电路中的多个线性恒流芯片在电路载板的长度方向上呈直线排布，所述至少两个芯片级联电路在电路载板的宽度方向上并排设置。3.根据权利要求1所述的线性恒流电路，其特征在于，所述芯片级联电路中连接有滤波器件。4.根据权利要求1所述的线性恒流电路，其特征在于，所述芯片级联电路中各线性恒流芯片的距离范围为5mm
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10mm。5.根据权利要求1所述的线性恒流电路，其特征在...

【专利技术属性】
技术研发人员：侯聪，
申请(专利权)人：欧普照明股份有限公司，
类型：新型
国别省市：