小数-N锁相环及其电荷泵控制方法技术

提供了一种小数

【技术实现步骤摘要】
小数
‑
N锁相环及其电荷泵控制方法


[0001]本专利技术涉及锁相环(phase
‑
locked loop，PLL)，更具体地，涉及小数
‑
N PLL(例如模拟小数
‑
N PLL)及其电荷泵控制方法。

技术介绍

[0002]在一般的锁相环中，可以利用分频器(frequency divider)将振荡时钟的频率除以目标除数(divisor)以产生反馈时钟，该反馈时钟被配置为与参考时钟进行比较，其中目标除数取决于将要基于参考时钟合成的频率。实际上，分频器只能用整数分频器分频。因此，如果分频器的除数固定，PLL只能合成参考时钟频率的整数倍。
[0003]为了合成参考时钟频率的非整数倍，分频器的除数可以以类似随机的方式变化。通过长期运行，分频器可以平均带来非整数除数的效果，从而实现小数
‑
NPLL。然而，上述类似随机的方式直接或间接地引入了相位噪声(例如带内相位噪声和/或带外相位噪声)。虽然相关技术确实提出了一些降低相位噪声的方法，但这些方法对时序(timing)准确性要求很高，因此需要校准机制或加扰机制，例如伪随机排列加扰(Pseudo Random Permutation Scrambling，PRPS)以避免杂散或折返噪声(folding noise)问题，其中所需的校准电路可能大大增加整体电路面积功耗。
[0004]因此，需要小数
‑
N锁相环的新颖架构，以在不引入任何副作用的情况下或以不太可能引入副作用的方式降低相位噪声。

技术实现思路

[0005]有鉴于此，本专利技术的目的在于提供一种小数
‑
N锁相环(phase locked loop，PLL)及其电荷泵(charge pump，CP)控制方法，以降低小数
‑
N PLL的整体相位噪声，而不会大大增加额外的面积和功耗。
[0006]本专利技术的另一目的在于提供一种小数
‑
N PLL及其电荷泵控制方法，以在不增加小数
‑
N PLL的整体相位噪声的情况下降低整体功耗。
[0007]本专利技术的至少一个实施例提供了一种小数
‑
N PLL。小数
‑
N PLL可以包括第一电流源、耦接第一电流源的第一相位频率检测器(phase frequency detector，PFD)、第二电流源、耦接第二电流源的第二PFD，以及耦接到第一PFD和第二PFD的分频时钟控制器。第一电流源被配置为提供第一电流。第一PFD用于根据第一分频时钟产生第一检测信号，以控制第一电流源，其中第一分频时钟根据具有振荡周期的振荡时钟产生。第二电流源被配置为提供第二电流。第二PFD用于根据第二分频时钟产生第二检测信号，用于控制第二电流源。分频时钟控制器被配置为基于相对于第一分频时钟的可变延迟来控制第二分频时钟，其中可变延迟是振荡周期的整数倍。
[0008]本专利技术的至少一个实施例提供了一种小数
‑
N PLL的电荷泵控制方法。该方法可以包括：由小数
‑
N PLL的第一电流源提供第一电流；以及小数
‑
N PLL的第一相位频率检测器(PFD)根据第一分频时钟产生第一检测信号，以控制第一电流源，其中第一分频时钟根据具
有振荡周期的振荡时钟产生；由小数
‑
N PLL的第二电流源提供第二电流；小数
‑
N PLL的第二PFD根据第二分频时钟产生第二检测信号，以控制第二电流源；小数
‑
N PLL的分频时钟控制器根据相对于第一分频时钟的可变延迟来控制第二分频时钟，其中可变延迟是振荡周期的整数倍。
[0009]本专利技术实施例的小数
‑
N PLL可以借助被分割的电荷泵(例如分成第一电流源和第二电流源)来降低相位噪声，其中第一电流源和第二电流源之间的时序不匹配(timing mismatch)可以不参与sigma
‑
delta调制，因此可以没有噪声折叠问题，这意味着不需要复杂的校准或加扰机制。此外，由于可以有效降低SDM、CP和PFD的相位噪声，因此可以通过较低的功率配置实现小数
‑
N PLL内的VCO，并且可以保持小数
‑
N PLL的整体噪声相关性能。因此，本专利技术可以在不引入任何副作用的情况下或以不太可能引入副作用的方式来提高小数
‑
N PLL的整体性能。
[0010]在阅读了在各个附图和附图中示出的优选实施例的以下详细描述之后，本专利技术的这些和其他目的对于本领域普通技术人员来说无疑将变得显而易见。
附图说明
[0011]图1是示出根据本专利技术实施例的小数
‑
N PLL的示意图。
[0012]图2是示出根据本专利技术实施例的参考时钟、分频时钟和电荷泵电流的示意图。
[0013]图3是示出根据本专利技术实施例的小数
‑
N PLL的示意图。
[0014]图4是示出图3所示的数字时间转换器(digital
‑
to
‑
time converter，DTC)的示例的示意图。
[0015]图5是示出根据本专利技术实施例的与相位频率检测器(phase frequency detector，PFD)和电荷泵相关的一些细节的示意图。
[0016]图6是示出根据本专利技术实施例的在分频时钟的不同可变延迟下图5所示的电荷泵电流的操作的示意图。
[0017]图7是示出根据本专利技术实施例的与PFD和CP相关的一些细节的示意图。
[0018]图8是示出根据本专利技术实施例的在分频时钟的不同可变延迟下图7中所示的CP电流的操作的示意图。
[0019]图9是示出根据本专利技术实施例的与PFD和CP相关的一些细节的示意图。
[0020]图10是示出根据本专利技术实施例的在分频时钟的不同可变延迟下图9所示的CP电流的操作的示意图。
[0021]图11是示出根据本专利技术实施例的与PFD和CP相关的一些细节的示意图。
[0022]图12是示出根据本专利技术实施例的在分频时钟的不同可变延迟下图11所示的CP电流的操作的示意图。
[0023]图13是示出根据本专利技术实施例的与PFD和CP相关的一些细节的示意图。
[0024]图14是示出根据本专利技术实施例的在分频时钟的不同可变延迟下图13所示的CP电流的操作的示意图。
[0025]图15是示出根据本专利技术实施例的一些时序不匹配问题的示意图。
[0026]图16示出根据本专利技术实施例的小数
‑
N PLL的被分割的CP的控制方法的工作流程。
具体实施方式
[0027]贯穿以下描述和权利要求使用了某些术语，这些术语指的是特定组件。本领域技术人员将理解，电子设备制造商可能会用不同的名称来指代组件。本申请不打算区本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种小数
‑
N锁相环PLL，其特征在于，包括：第一电流源，用于提供第一电流；第一相位频率检测器PFD，耦接于所述第一电流源，用于根据第一分频时钟产生第一检测信号，以控制所述第一电流源，其中所述第一分频时钟是根据具有振荡周期的振荡时钟产生的；第二电流源，用于提供第二电流；第二PFD，耦接于所述第二电流源，用于根据第二分频时钟产生第二检测信号，以控制所述第二电流源，以及分频时钟控制器，与所述第一PFD和所述第二PFD耦接，用于基于相对于所述第一分频时钟的可变延迟来控制所述第二分频时钟，其中所述可变延迟是所述振荡周期的整数倍。2.如权利要求1所述的小数
‑
N PLL，其特征在于，还包括：多模分频器MMD，用于将所述振荡时钟的频率除以可变除数以产生所述第一分频时钟；以及∑
‑
Δ调制器SDM，用于根据目标除数产生至少一个调制信号；其中，所述可变延迟和所述可变除数由所述SDM在所述至少一个调制信号的帮助下控制。3.如权利要求1所述的小数
‑
N PLL，其特征在于，所述分频时钟控制器包括：数字时间转换器DTC，与所述MMD耦接，被配置为基于B倍的振荡周期延迟所述第一分频时钟以产生所述第二分频时钟；其中B是由响应于所述至少一个调制信号而变化的选择信号控制的整数。4.如权利要求3所述的小数
‑
N PLL，其特征在于，所述DTC包括：一个或多个延迟单元，用于分别产生一个或多个延迟时钟；以及多路复用器，用于根据所述选择信号从多个候选时钟中选择时钟作为第二分频时钟，其中所述多个候选时钟包括所述一个或多个延迟时钟。5.如权利要求3所述的小数
‑
N PLL，其特征在于，所述分频时钟控制器还包括：重定时电路，耦接于所述MMD、所述DTC、所述第一PFD和所述第二PFD，用于根据所述振荡时钟对所述第一分频时钟和所述第二分频时钟进行重定时。6.如权利要求5所述的小数
‑
N PLL，其特征在于，该重定时电路包括：第一触发器，耦接在所述MMD和所述第一PFD之间，用于在所述振荡时钟的边沿将来自所述MMD的所述第一分频时钟传输到所述第一PFD；以及第二触发器，耦接在所述DTC和所述第二PFD之间，用于在所述振荡时钟的边沿将来自所述DTC的所述第二分频时钟传输到所述第二PFD。7.如权利要求3所述的小数
‑
N PLL，其特征在于，B具有X个候选值，X为大于1的正整数，所述第一电流源和所述第二电流源的总电流为I
CP
，所述第一电流为(1
‑
(1/X))
×
I
CP
，第二电流为(1/X)
×
I
CP
。8.如权利要求2所述的小数
‑
N PLL，其特征在于，还包括：第三电流源，用于提供第三电流；第三PFD，耦接于所述第三电流源，用于根据第三分频时钟产生第三检测信号，用于控制所述第三电流源；
其中，所述分频时钟控制器基于B1倍的振荡周期延迟所述第一分频时钟以产生所述第二分频时钟，并基于B2倍的振荡周期延迟所述第一分频时钟以产生所述第三分频时钟，B1和B2中的每一个是由响应于至少一个调制信号而变化的选择信号控制的整数，所述小数
‑
N PLL的总CP电流为I
CP
，所述第一电流为(1/2
n
)
×
I
CP
，所述第二电流为(1/2
n
)
×
I
CP
，所述第三电流为(2/2
n
)
×
I
CP
，n为大于1的正整数。9.如权利要求8所述的小数
‑
N PLL，其特征在于，还包括：第四电流源，用于提供第四电流；第四PFD，与所述第四电流源耦接，用于根据第四分频时钟产生第四检测信号，以控制所述第四电流源；其中所述分频时钟控制器根据B3倍的振荡周期延迟所述第一分频时钟以产生所述第四分频时钟，B3为所述选择信号控制的整数，所述第四电流为(4/2
n
)
×
I
CP
，n为大于2的正整数。10.一...

【专利技术属性】
技术研发人员：黄柏钧，薛育理，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：