本申请公开了一种寄存器的配置电路，包括：时钟切换模块，用于当需要对目标集成电路芯片中目标功能模块的寄存器进行配置时，则根据目标控制信号输出与所述目标功能模块的时钟信号相一致的目标时钟信号；异步桥，与所述时钟切换模块相连，用于对目标主机所发送的源时钟域下的寄存器配置请求信号进行跨时钟域处理，以将所述源时钟域下的寄存器配置请求信号转换为目标时钟域下的寄存器配置请求信号；协议处理模块，与所述异步桥相连，用于根据所述目标时钟域下的寄存器配置请求信号对目标寄存器进行配置。通过该寄存器配置电路既能解决寄存器配置电路所存在的亚稳态问题，而且，也能够降低寄存器配置电路的结构复杂度和面积开销。积开销。积开销。
【技术实现步骤摘要】
一种寄存器的配置电路以及一种集成电路芯片
[0001]本专利技术涉及电力电子
，特别涉及一种寄存器的配置电路以及一 种集成电路芯片。
技术介绍
[0002]在大型的集成电路芯片中通常会设置有很多的功能模块，而这些功能模 块往往又包括多个寄存器，为了使这些功能模块能正常工作，通常需要给这 些寄存器配置适当的值。由于这些功能模块可能处于不同的时钟域中，所以， 系统主机在对这些功能模块的寄存器进行配置时，需要考虑跨时钟的问题。 在现有技术中，经常会使用以下两种电路结构来对寄存器进行配置。
[0003]请参见图1，图1为现有寄存器一种配置电路的结构图，在图1所示的电路 结构中，是直接利用总线协议处理电路来对不同功能模块的寄存器进行配置 与处理，并把配置完成的寄存器信号当成同步信号直接送往集成电路芯片的 各个功能模块中。由于该电路没有跨时钟域的信号处理架构，这样就会使得 配置电路在使用过程中存在亚稳态的风险。为了避免这一风险，只能对寄存 器的应用场景进行制约，这样就会极大降低用户的使用体验。并且，在对整 个集成电路芯片进行跨时钟域检查时，测试工具可能会报出大量的报警信息， 在此情况下就需要设计人员对这些报警信息进行逐条甄别与处理，会浪费设 计人员大量的时间与精力。
[0004]请参见图2，图2为现有寄存器另一种配置电路的结构图。在图2所示的配 置电路中，首先是利用总线协议处理电路来对寄存器进行配置，对配置完成 的寄存器，利用单比特跨时钟域处理电路或多比特跨时钟域处理电路来对配 置完成的寄存器进行跨时钟域处理，最后将处理后的寄存器信号送往集成电 路芯片的各个功能模块中。但是，此种配置电路对每个时钟信号进行处理的 过程很复杂，不仅要需要考虑单比特信号与多比特信号的不同处理方式，而 且，还要考虑源时钟信号和目标时钟信号的快慢问题，尤其是多比特信号进 行同步处理时还需要使用FIFO(First Input First Output，先进先出)存储器， 这样就导致该寄存器配置电路的面积开销较大。
[0005]综上所述，如何在解决寄存器配置电路亚稳态的同时，也能够降低寄存 器配置电路的复杂度和面积开销，是本领域技术人员亟待解决的技术问题。
技术实现思路
[0006]有鉴于此，本专利技术的目的在于提供一种寄存器的配置电路以及一种集成 电路芯片，以在解决寄存器配置电路存在亚稳态问题的同时，也能够降低寄 存器配置电路的结构复杂度和面积开销。其具体方案如下：
[0007]一种寄存器的配置电路，包括：
[0008]时钟切换模块，用于当需要对目标集成电路芯片中目标功能模块的寄存 器进行配置时，则根据目标控制信号输出与所述目标功能模块的时钟信号相 一致的目标时钟信
号；
[0009]异步桥，与所述时钟切换模块相连，用于对目标主机所发送的源时钟域 下的寄存器配置请求信号进行跨时钟域处理，以将所述源时钟域下的寄存器 配置请求信号转换为目标时钟域下的寄存器配置请求信号；
[0010]协议处理模块，与所述异步桥相连，用于根据所述目标时钟域下的寄存 器配置请求信号对目标寄存器进行配置。
[0011]优选的，所述协议处理模块，还用于基于总线协议要求，根据所述目标 时钟域下的寄存器配置请求信号对目标寄存器进行配置，所述总线协议具体 为APB总线协议或AHB总线协议或用户自定义的总线协议。
[0012]优选的，所述时钟切换模块具体为信号选择器。
[0013]优选的，所述时钟切换模块具体为由逻辑门电路所搭建的时钟切换电路。
[0014]优选的，所述时钟切换模块输入端口的数量大于或等于向所述目标集成 电路芯片中所有功能模块提供不同时钟信号的数量。
[0015]优选的，所述时钟切换模块包括：第一选择器、第二选择器、第三选择 器、D触发器和具有空闲状态和工作状态的状态控制模块，且所述状态控制 模块在检测到时钟切换请求信号为有效状态时，由所述空闲状态跳变到所述 工作状态；
[0016]其中，所述第一选择器的输出端与所述第二选择器的第二输入端相连， 所述第二选择器的选通端口分别与所述状态控制模块的输出端和所述第三选 择器的选通端口相连，所述状态控制模块的时钟信号端口与所述D触发器的 时钟信号端口相连，所述第三选择器的输出端与所述D触发器的D端口相连；
[0017]相应的，所述第一选择器的选通端口用于接收时钟选择信号，所述第一 选择器的输入端用于接收待选时钟信号，所述第二选择器的第一输入端用于 接收高电平信号，所述第三选择器的第一输入端和第二输入端分别用于接收 低电平信号和高电平信号，所述D触发器的输出端用于输出时钟有效指示信 号，所述第二选择器的输出端用于输出所述目标时钟信号。
[0018]优选的，所述目标集成电路芯片具体为SOC芯片。
[0019]相应的，本专利技术还公开了一种集成电路芯片，包括如前述所公开的一种 寄存器的配置电路。
[0020]在本专利技术所提供寄存器的配置电路中，因为设置有用于将目标主机所发 送的源时钟域下的寄存器配置请求信号转换为目标时钟域下的寄存器配置请 求信号的异步桥，所以，通过这样的设置方式就可以解决寄存器配置电路中 所存在的亚稳态问题。并且，由于在该寄存器配置电路中还设置有时钟切换 电路，这样就可以对异步桥进行复用，由此就可以有效降低寄存器配置电路 的结构复杂度和面积开销。相应的，本专利技术所提供的一种集成电路芯片同样 具有上述有益效果。
附图说明
[0021]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实 施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面 描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不 付出创造性劳动的前提下，还可以
根据提供的附图获得其他的附图。
[0022]图1为现有寄存器一种配置电路的结构图；
[0023]图2为现有寄存器另一种配置电路的结构图；
[0024]图3为本专利技术实施例所提供的一种寄存器的配置电路的结构图；
[0025]图4为现有技术中一种时钟切换模块的结构图；
[0026]图5为图4所示时钟切换模块的时序图；
[0027]图6为现有技术中另一种时钟切换模块的结构图；
[0028]图7为本专利技术实施例所提供的一种时钟切换模块的结构图；
[0029]图8为图7所示时钟切换模块的时序图。
具体实施方式
[0030]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行 清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而 不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做 出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0031]请参见图3，图3为本专利技术实施例所提供的一种寄存器的配置电路的结构 图，该配置电路包括：
[0032]时钟切换模块，用于当需要对目标集成电路芯片中目标功能模本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种寄存器的配置电路，其特征在于，包括：时钟切换模块，用于当需要对目标集成电路芯片中目标功能模块的寄存器进行配置时，则根据目标控制信号输出与所述目标功能模块的时钟信号相一致的目标时钟信号；异步桥，与所述时钟切换模块相连，用于对目标主机所发送的源时钟域下的寄存器配置请求信号进行跨时钟域处理，以将所述源时钟域下的寄存器配置请求信号转换为目标时钟域下的寄存器配置请求信号；协议处理模块，与所述异步桥相连，用于根据所述目标时钟域下的寄存器配置请求信号对目标寄存器进行配置。2.根据权利要求1所述的配置电路，其特征在于，所述协议处理模块，还用于基于总线协议要求，根据所述目标时钟域下的寄存器配置请求信号对目标寄存器进行配置，所述总线协议具体为APB总线协议或AHB总线协议或用户自定义的总线协议。3.根据权利要求1所述的配置电路，其特征在于，所述时钟切换模块具体为信号选择器。4.根据权利要求1所述的配置电路，其特征在于，所述时钟切换模块具体为由逻辑门电路所搭建的时钟切换电路。5.根据权利要求1所述的配置电路，其特征在于，所述时钟切换模块输入端口的数量大于或等于向所述目标集成电路芯片中所有功能模块提供不同时钟信号的数...
【专利技术属性】
技术研发人员：王赞，亓磊，黄金虎，胡德才，
申请(专利权)人：山东岱微电子有限公司，
类型：发明
国别省市：
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