【技术实现步骤摘要】
一种扩频卫星信号窄带干扰自适应消除装置
[0001]本专利技术涉及卫星扩频通信系统中的一种窄带干扰自适应消除装置,属于卫星扩频通信窄带干扰抑制
特别适用于扩频卫星通信系统中的窄带干扰消除装置。
技术介绍
[0002]扩频是将窄带信号的传输带宽扩展到宽带频率上的传输技术,带宽的扩展降低了功率谱密度,使其具有低截获率、抗干扰性、信息隐蔽和多址通信等特点,在卫星军事通信抗干扰中获得了广泛应用。卫星扩频通信系统中针对宽带干扰,通过解扩处理可获得较好的抗干扰效果,而对于强窄带干扰,可采用干扰消除装置,进一步提高系统抗窄带干扰的能力。常用的干扰消除技术包括时域干扰抑制技术和频域干扰抑制技术。时域干扰抑制技术通过FIR/IIR滤波器和相关器实现干扰抑制,可以对多个窄带干扰进行有效抑制,但时域抗干扰算法需要长时间的迭代才能达到稳定状态,无法跟踪快变干扰。而频域干扰抑制技术不需要收敛过程,能对快时变干扰迅速做出反应,且对干扰样式不敏感,所以在窄带干扰抑制众多方法中,频域陷波的应用是最普遍的,但是采用频域陷波在切除窄带干扰的同时,也会带来信号能量损失和信号失真的问题,同时陷波处理需要选择合适的门限进行判决,门限值设置的过高,会导致干扰消除不充分,门限值设置过低,会导致有用信号的消除,所以在实际门限选取时,需要综合考虑干扰信号的强度和数量进行设置。
技术实现思路
[0003]鉴于
技术介绍
中提及的频域干扰消除门限值设置的技术难度,本专利技术的目的在于提供一种自适应频域窄带干扰消除装置,该装置可对卫星扩频信号中的窄带干 ...
【技术保护点】
【技术特征摘要】
1.一种扩频卫星信号窄带干扰自适应消除装置,其特征在于:包括相互连接的采样及滤波电路(A)、抽取重叠加窗电路(B)、子带分割与功率排序电路(C)、自适应干扰消除电路(D)、相加去重叠内插电路(E)和功率补偿电路(F);采样及滤波电路(A)用于对输入的数字信号进行采样变换,经过2
n
倍匹配滤波后输出2
n
倍采样的数字信号至抽取重叠加窗电路B;其中,n≥2;抽取重叠加窗电路(B)包括样点抽取单元(3)和重叠加窗单元(4);所述的样点抽取单元(3)用于对采样及滤波电路(A)输入的数字信号进行1倍的CIC抽取滤波,将结果输出至重叠加窗单元(4);重叠加窗单元(4)用于按L长度对输入数据进行缓存,将缓存的L长度数据以及延迟L/2的数据分别与对应的汉明窗系数相乘,得到L长度样点和1/2重叠L长度样点进行复接,并用2
n
倍时钟按L长度数据块输出至子带分割与功率排序电路(C);其中,L为1024整数倍;子带分割与功率排序电路(C)包括频域变换及子带分割单元(5)和子带功率计算及排序单元(6);所述频域变换及子带分割单元(5)用于对抽取重叠加窗电路(B)输入的L长度分块数字信号进行L长度的FFT运算变换到频域,将FFT运算结果输出至干扰消除判决单元(7),并按块将L长度的运算结果进行频域平均分割,对L长度的频域结果数据块进行M组平均分割,将划分的M个均匀子带输出至子带功率计算及排序单元(6);子带功率计算及排序单元(6)用于统计L/M长度的I2+Q2值作为子带功率,并对M组功率值按从大到小进行排序,同时标记各组原位置序号,将功率排序结果及序号信息输出至自适应干扰消除电路(D);其中,M为设定值;自适应干扰消除电路(D)包括干扰消除判决单元(7)和IFFT运算单元(8);所述干扰消除判决单元(7)用于根据前最大的M/2组子带功率,依次计算子带功率置零前后的信噪比增益,根据相邻两个信噪比增益值的关系自适应的得出最大的0~M/2个子带功率是否置0的标识,若当前增益大于上一循环增益,则功率置0标识有效,否则标识无效;根据原位置序号对频域变换及子带分割单元(5)输出的频域信号当功率置0标识有效时进行子带功率置0处理,完成自适应干扰消除后输出至IFFT运算单元(8);IFFT运算单元(8)用于按L长度进行IFFT运算,将运算结果输出至相加去重叠内插电路(E);相加去重叠内插电路(E)包括相加去重叠单元(9)和内插滤波单元(10);所述相加去重叠单元(9)用于对IFFT运算输出的数据按L长度分块进行乒乓缓存,通过控制缓存读写地址,将相邻两个L长度数据块对应相加完成去重叠得到1倍数据样点输出至内插滤波单元(10);内插滤波单元(10)用于对输入数据进行高倍内插滤波后输出数字信号至功率补偿电路(F);功率补偿电路(F)用于统计输入数字信号I2+Q2值作为参考功率,统计内插滤波后输出数字信号I2+Q2值作为当前功率,根据参考功率和当前功率计算加权系数,并利用加权系数对内插滤波后输出数字信号进行线性滤波,完成功率补偿后输出至对外数字接口。2.根据权利要求1所述的一种扩频卫星信号窄带干扰自适应消除装置,其特征在于:所述的重叠加窗单元(4)包括数据分块缓存模块(401)、数据块加窗处理模块(402)和1/2重叠及复接输出模块(403);数据分块缓存模块(401)用于对输入的数据按L长度进行乒乓缓存,缓存采用FPGA内部双端口RAM核实现,将缓存的L长度数据以及延迟L/2的数据输出至1/2重叠及复接输出模块(403),将L长度数据的缓存地址及延迟L/2数据的缓存地址输出至1/2重
叠及复接输出模块(403);数据块加窗处理模块(40...
【专利技术属性】
技术研发人员:汪颜,潘申富,陈敬乔,孙南南,
申请(专利权)人:中国电子科技集团公司第五十四研究所,
类型:发明
国别省市:
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