存储装置制造方法及图纸

一种存储装置，包括能够保持数据的存储单元，以及能够生成校正码并基于所述校正码检测错误的ECC电路。通过流水线操作访问所述存储单元。所述流水线操作包括至少四个流水线阶段，包括：从所述存储单元读取数据的读周期、在ECC电路中针对所述存储单元执行所述校正码的生成或错误检测的ECC周期、期间不执行针对与所述存储单元有关的数据的处理的等待周期、以及将数据写入所述存储单元的写周期。及将数据写入所述存储单元的写周期。及将数据写入所述存储单元的写周期。

【技术实现步骤摘要】
存储装置


[0001]本公开涉及一种存储装置。

技术介绍

[0002]由于信息处理的速度加快、可靠性提高以及复杂性增加，要求在存储器系统中执行错误校正。近年来，人们期望将根据电阻值的差异来存储“0”数据或“1”数据的电阻变化型存储器作为下一代存储器。电阻变化型存储器包括磁阻式随机存取存储器(MRAM)、电阻式随机存取存储器(ReRAM)、相变RAM(PCM)等。它们在改变电阻值的机制上是不同的。
[0003]MRAM具有作为构成元件的磁隧道结(MTJ)。MTJ具有在固定层和自由层之间设置绝缘层的配置。MTJ通过隧道磁阻效应来存储数据，在隧道磁阻效应中，通过MTJ的电流路径上的电阻的大小取决于两种状态，即，自由层的磁化状态是平行于固定层的磁化方向还是反平行于固定层的磁化方向。通过自旋转移力矩(STT)方法执行数据的重写，在该方法中，将电子自旋力矩施加到自由层以引起磁化反转。
[0004]ReRAM包括夹在电极之间的金属氧化物薄膜。然后，通过向金属氧化物薄膜施加电压，金属离子被沉积为长丝，并且在该氧化物薄膜中生成导电路径。存储单元的电阻值根据导通路径的存在或缺失而不同，并且根据电阻值的差异来存储数据。
[0005]PCM通过利用物质的晶相和非晶相之间的电阻值的差异来存储数据。在PCM中，电阻变化层(例如，硫族化物)可以通过使电流流动而被快速加热和冷却以从晶相改变为非晶相，并且可以通过将结晶温度保持一定时间段来从非晶相返回到晶相。
[0006]在任何存储器中，通过使电流流动并读取存储单元的电阻值来读取数据。也就是说，在重写数据时使较大的电流流动，而在读取数据时使较小的电流流动。也就是说，在重写和读取数据时，对电压和电流的精确控制非常重要。因此，在读取期间可能会发生写错误、读错误或数据损坏(读干扰)。因此，为了提高操作可靠性，优选使用错误校正码。
[0007]错误校正码通过将k位码添加到m位数据(其中m、k和t是1或更大的自然数)来实现t位错误校正。校正能力通过最小汉明(Hamming)距离dmin(在(m+k)位的码字中具有不同值的位的数目的最小值)定义如下。dmin≥2t+1
[0008]例如，在日本专利申请公开号2018
‑
152146和国际公开号WO2007/046349中描述了与如上所述的MRAM和错误校正有关的技术。

技术实现思路

[0009]根据本专利技术的一个方面，提供了一种存储装置，包括能够保持数据的存储单元，以及能够生成校正码并基于所述校正码检测错误的ECC电路。通过流水线操作访问所述存储单元。所述流水线操作包括至少四个流水线阶段，包括：从所述存储单元读取数据的读周期、在所述ECC电路中针对所述存储单元执行所述校正码的生成或错误检测的ECC周期、期间不执行对与所述存储单元有关的数据的处理的等待周期、以及将数据写入所述存储单元
的写周期。
附图说明
[0010]图1是根据本公开的第一实施例的处理器系统的框图；图2是根据本公开的第一实施例的存储单元阵列的电路图。图3A是根据本公开的第一实施例的存储单元的示意图；图3B是根据本公开的第一实施例的存储单元的另一示意图；图4A是根据本公开的第一实施例的主控读操作的流程图；图4B是根据本公开的第一实施例的主控写操作的流程图；图4C是根据本公开的第一实施例的主控读操作的另一流程图；图4D是根据本公开的第一实施例的主控写操作的另一流程图；图4E是根据本公开的第一实施例的主控写操作和主控读操作的流程图；图5是当访问根据本公开的第一实施例的存储装置时的各种信号的时序图；图6是根据本公开的第二实施例的处理器系统的框图；图7是根据本公开的第二实施例的主控写操作的流程图；图8是根据本公开的第二实施例的主控写操作的概念图；图9是根据本公开的第三实施例的主控写操作的流程图；图10是当访问根据本公开的第三实施例的存储装置时的各种信号的时序图；图11A是根据本公开的第四实施例的存储装置的框图；图11B是根据本公开的第四实施例的存储装置的另一框图；图11C是根据本公开的第四实施例的存储装置的另一框图；图11D是根据本公开的第四实施例的存储装置的另一框图；图11E是根据本公开的第四实施例的存储装置的另一框图；图11F是根据本公开的第四实施例的存储装置的另一框图；图12A是根据本公开的第四实施例的存储装置的另一框图；图12B是根据本公开的第四实施例的存储装置的另一框图；图12C是根据本公开的第四实施例的存储装置的另一框图；图12D是根据本公开的第四实施例的存储装置的另一框图；图12E是根据本公开的第四实施例的存储装置的另一框图；图12F是根据本公开的第四实施例的存储装置的另一框图；图13A是根据本公开的第四实施例的存储装置的另一框图；图13B是根据本公开的第四实施例的存储装置的另一框图；图13C是根据本公开的第四实施例的存储装置的另一框图；图13D是根据本公开的第四实施例的存储装置的另一框图；图13E是根据本公开的第四实施例的存储装置的另一框图；图14是根据本公开的第一至第四实施例的修改示例的处理器系统的框图；以及图15是根据本公开的第一至第四实施例的修改示例的另一处理器系统的框图。
具体实施方式
[0011]在下文中，将参照附图描述本公开的实施例。在附图中，相同或等效的元件将由相同的附图标记表示，将省略其赘述。<第一实施例>
[0012]将描述根据本公开的第一实施例的存储装置。《配置》
[0013]首先，将参照图1描述根据本实施例的存储装置的配置。图1是例如根据本实施例的处理器系统1的框图。
[0014]如图所示，处理器系统1包括总线主控装置10和存储装置20，二者都经由总线可通信地彼此连接。总线主控装置10例如是处理器(诸如CPU或DMA控制器)。总线主控装置10指示存储装置20写入或读取数据。存储装置20例如是电阻变化型非易失性存储器，并且在本示例中是STT
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MRAM。例如，存储装置20用作处理器的高速缓冲存储器或主存储器。
[0015]总线主控装置10向存储装置20发送时钟和控制信号，并且还在写入期间向存储装置20发送写入数据。存储装置20根据从总线主控装置10接收的信号操作，在写入期间存储接收到的写入数据，并且在读取期间将从指定地址读取的数据传送到总线主控装置10。
[0016]接下来，将描述存储装置20的配置的细节。如图1所示，存储装置20包括存储单元阵列21、读取地址缓冲器22、写入地址缓冲器23、解码器(行解码器和列解码器)24、写入数据缓冲器25、读取数据缓冲器26、读出放大器27和写入驱动器28，并且设置有错误检查和校正(ECC)电路29、选择器30、31和32以及控制器33。
[0017]存储单元阵列21包括多个存储单元。存储单元布置成矩阵并且与行和列相关联。存储单元以非易失性方式存储数据。稍后将参照图2描述存储单元阵列21的配置的细节。
[0018]地址缓冲器22保持在数据读操作和数据本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储装置，包括：存储单元，其能够保持数据；以及ECC电路，其能够生成校正码并基于所述校正码检测错误，其中，所述存储单元通过流水线操作来访问，并且所述流水线操作包括至少四个流水线阶段，所述四个流水线阶段包括：读周期，其从所述存储单元读取数据，ECC周期，在所述ECC电路中针对所述存储单元执行所述校正码的生成或错误检测，等待周期，在所述等待周期期间不执行对与所述存储单元有关的数据的处理，以及写周期，将数据写入所述存储单元。2.根据权利要求1所述的存储装置，其中，进一步包括：至少两个或更多个地址缓冲器，其中，所述地址缓冲器包括：写入地址缓冲器，所述写入地址缓冲器能够保持在写入数据的操作期间从外部接收的所述存储单元的地址，以及读取地址缓冲器，能够保持在读取数据的操作期间从外部接收的所述存储单元的地址。3.根据权利要求2所述的存储装置，其中，进一步包括：写入数据缓冲器，能够将写入数据保持在所述存储单元中；读取数据缓冲器，能够保持来自所述存储单元的读取数据；第一信号路径，所述第一信号路径能够将数据从所述读取数据缓冲器传送到所述写入数据缓冲器；和第二信号路径，所述第二信号路径能够将数据从所述写入数据缓冲器传送到所述读取数据缓冲器。4.根据权利要求1所述的存储装置，其中，按照所述读周期、所述ECC周期、所述等待周期和所述写周期的顺序执行从所述存储单元读取数据的操作期间的所述流水线操作，以及按照所述读周期、所述等待周期、所述ECC周期和所述写周期的顺序执行将数据写入所述存储单元的操作期间的所述流水线操作。5.根据权利要求4所述的存储装置，其中，进一步包括：读出放大器，读出来自所述存储单元的读取数据；以及写入驱动器，将数据写入所述存储单元，其中，所述读出放大器在至少四个流水线阶段中的所述读周期中操作，然后所述写入驱动器在所述至少四个流水线阶段中的所述写周期中操作。6.根据权利要求1所述的存储装置，其中，在向所述存储单元写入数据的操作期间，将在所述读周期中从所述存储单元读取的读取数据与从外部接收的写入数据进行比较，以及作为所述比较的结果，当所述读取数据不同于所述写入数据时，所述写入数据被写入所述存储单元。7.根据权利要求6所述的存储装置，进一步包括：
至少两个或更多个地址缓冲器，其中，所述地址缓冲器包括：写入地址缓冲器，能够保持在写入数据的操作期间从外部接收的所述存储单元的地址，以及读取地址缓冲器，能够保持在读取数据的操作期间从外部接收的所述存储单元的地址。8.根据权利要求7所述的存储装置，其中，进一步包括：写入数据缓冲器，能够将写入数据保持在所述存储单元中；读取数据缓冲器，能够保持来自所述存储单元的读取数据；第一信号路径，能够将数据从所述读取数据缓冲器传送到所述写入数据缓冲器；和第二信号路径，能够将数据从所述写入数据缓冲器传送到所述读取数据缓冲器。9.根据权利要求6所述的存储装置，其中，按照所述读周期、所述ECC周期、所述等待周期和所述写周期的顺序执行从所述存储单元读取数据的操作期间的所述流水线操作，以及按照所述读周期、所述等待周期、所述ECC周期和所述写周期的顺序执行将数据写入所述存储单元的操作期间的所述流水线操作。10.根据权利要求9所述的存储装置，其中，进一步包括：读出放大器，读出来自所述存储单元...

【专利技术属性】
技术研发人员：大山茂郎，远藤哲郎，
申请(专利权)人：国立大学法人东北大学，
类型：发明
国别省市：