解码电路模块、存储器控制电路单元及存储器存储装置制造方法及图纸

本发明专利技术提供一种解码电路模块、存储器控制电路单元及存储器存储装置。所述解码电路模块用以解码从可复写式非易失性存储器模块读取的数据，且包括第一缓冲器、第二缓冲器、第一解码电路及第二解码电路。第一解码电路用以解码从可复写式非易失性存储器模块读取且存储于第一缓冲器中的第一数据。第二解码电路用以解码从可复写式非易失性存储器模块读取且存储于第二缓冲器中的第二数据。第一解码电路的数据解码能力不同于第二解码电路的数据解码能力。所述第二数据经过第一缓冲器而存储于第二缓冲器中且未经第一解码电路处理。藉此，可提升解码电路模块中不同类型的解码电路的工作效率。效率。效率。

【技术实现步骤摘要】
解码电路模块、存储器控制电路单元及存储器存储装置


[0001]本专利技术涉及一种解码电路，尤其涉及一种解码电路模块、存储器控制电路单元及存储器存储装置。

技术介绍

[0002]数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non
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volatile memory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。
[0003]许多存储器控制器配置有解码电路，以对从可复写式非易失性存储器模块中读取出的数据进行错误检查与更正。然而，现有的解码电路主要都是以采用的解码流程来进行设计，在使用上较无弹性。例如，在同时包含初阶解码电路与进阶解码电路的电路架构中，从可复写式非易失性存储器模块中读取的数据必须先经过初阶解码电路处理。若初阶解码电路无法成功解码此数据，则初阶解码电路可接续将此数据送到进阶解码电路进行进阶解码。但是，在此电路架构下本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种解码电路模块，其特征在于，用以解码从可复写式非易失性存储器模块读取的数据，所述解码电路模块包括：第一缓冲器，连接至所述可复写式非易失性存储器模块；第二缓冲器，连接至所述第一缓冲器；第一解码电路，连接至所述第一缓冲器与所述第二缓冲器；以及第二解码电路，连接至所述第二缓冲器，其中所述第一解码电路用以解码从所述可复写式非易失性存储器模块读取且存储于所述第一缓冲器中的第一数据，所述第二解码电路用以解码从所述可复写式非易失性存储器模块读取且存储于所述第二缓冲器中的第二数据，所述第一解码电路的数据解码能力不同于所述第二解码电路的数据解码能力，并且所述第二数据经过所述第一缓冲器而存储于所述第二缓冲器中且未经所述第一解码电路处理。2.根据权利要求1所述的解码电路模块，其中所述第一解码电路更用以将经解码的所述第一数据传送至所述第二缓冲器。3.根据权利要求1所述的解码电路模块，其中所述第二解码电路更用以将经解码的所述第二数据传送至所述第二缓冲器。4.根据权利要求1所述的解码电路模块，还包括：第一处理电路，连接至所述第二解码电路，其中所述第一处理电路用以产生对应于所述第二数据的可靠度数据，并且所述第二解码电路更用以根据所述可靠度数据解码所述第二数据。5.根据权利要求4所述的解码电路模块，还包括：第二处理电路，连接至所述第一处理电路，其中所述第二处理电路用以根据从所述可复写式非易失性存储器模块读取的第三数据产生软比特数据，并且所述第一处理电路更用以根据所述软比特数据产生所述可靠度数据。6.根据权利要求1所述的解码电路模块，其中所述第一解码电路用以实现比特翻转算法。7.根据权利要求1所述的解码电路模块，其中所述第二解码电路用以实现总和
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乘积算法与最小
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总和算法的至少其中之一。8.根据权利要求1所述的解码电路模块，其中所述第一缓冲器专用以缓存从所述可复写式非易失性存储器模块读取的数据。9.根据权利要求1所述的解码电路模块，其中所述解码电路模块还包括第一电路模块与第二电路模块，所述第一解码电路与所述第一缓冲器设置于所述第一电路模块中，所述第二解码电路设置于所述第二电路模块中，并且所述第二缓冲器连接至所述第一电路模块与所述第二电路模块。10.根据权利要求9所述的解码电路模块，其中所述第一缓冲器中的数据仅供所述第一电路模块中的电路使用，并且所述第二缓冲器中的数据可供所述第一电路模块与所述第二电路模块中的电路使用。
11.一种存储器控制电路单元，其特征在于，用以控制可复写式非易失性存储器模块，所述存储器控制电路单元包括：主机接口，用以连接至主机系统；存储器接口，用以连接至所述可复写式非易失性存储器模块；解码电路模块，连接至所述可复写式非易失性存储器模块并用以解码从所述可复写式非易失性存储器模块读取的数据；以及存储器管理电路，连接至所述主机接口、存储器接口及解码电路模块，其中所述解码电路模块包括：第一缓冲器，连接至所述可复写式非易失性存储器模块；第二缓冲器，连接至所述第一缓冲器；第一解码电路，连接至所述第一缓冲器与所述第二缓冲器；以及第二解码电路，连接至所述第二缓冲器，其中所述第一解码电路用以解码从所述可复写式非易失性存储器模块读取且存储于所述第一缓冲器中的第一数据，所述第二解码电路用以解码从所述可复写式非易失性存储器模块读取且存储于所述第二缓冲器中的第二数据，所述第一解码电路的数据解码能力不同于所述第二解码电路的数据解码能力，并且所述第二数据经过所述第一缓冲器而存储于所述第二缓冲器中且未经所述第一解码电路处理。12.根据权利要求11所述的存储器控制电路单元，其中所述第一解码电路更用以将经解码的所述第一数据传送至所述第二缓冲器。13.根据权利要求11所述的存储器控制电路单元，其中所述第二解码电路更用以将经解码的所述第二数据传送至所述第二缓冲器。14.根据权利要求11所述的存储器控制电路单元，其中所述解码电路模块还包括：第一处理电路，连接至所述第二解码电路，其中所述第一处理电路用以产生对应于所述第二数据的可靠度数据，并且所述第二解码电路更用以根据所述可靠度数据解码所...

【专利技术属性】
技术研发人员：黄圣闵，
申请(专利权)人：群联电子股份有限公司，
类型：发明
国别省市：