提供数字信号处理装置和数字信号处理装置的控制方法。不限于采样周期的突发长度的倍数的延迟时间，能够实现任意长度的延迟。数字信号处理装置具有控制单元，该控制单元将第1缓冲存储器的前半区域的突发长度的音频数据和第1缓冲存储器的后半区域的突发长度的音频数据交替地突发传输到DRAM的方式进行控制，控制单元以在向第1缓冲存储器的后半区域一个字一个字地依次写入音频数据的期间内，将第1缓冲存储器的前半区域的突发长度的音频数据突发传输到DRAM的方式进行控制，并以在向第1缓冲存储器的前半区域一个字一个字地依次写入音频数据的期间内，将第1缓冲存储器的后半区域的突发长度的音频数据突发传输到DRAM的方式进行控制。式进行控制。式进行控制。
【技术实现步骤摘要】
数字信号处理装置和数字信号处理装置的控制方法
[0001]本专利技术涉及数字信号处理装置和数字信号处理装置的控制方法。
技术介绍
[0002]在专利文献1中记载了用于在数字信号处理装置内进行虚拟移位的地址电路。地址电路对变址寄存器组合辅助变址寄存器，对辅助变址寄存器设定与变址寄存器的低位相同的值，从变址寄存器取出高位地址，从辅助变址寄存器取出低位地址，进行通常的变址寻址，对辅助变址寄存器设定将变址寄存器下位和指针相加后的值，进行虚拟移位用的地址修改。
[0003]在专利文献2中记载了具有第1计数器和第2计数器的地址产生电路。清除单元通过针对第1计数器的计数控制信号，选择性地将第2计数器的内容清除为零。加法器对第1计数器的输出和第2计数器的输出进行相加。
[0004]在专利文献3中记载了具有波形信号处理部和存储器访问部的声音波形数据用数字信号处理装置。波形信号处理部通过M个(M为2以上的整数)时分波形信号处理来进行用于对声音波形数据施加效果的波形信号处理。存储器访问部针对为了在波形信号处理的过程中使声音波形数据延迟而具有与K个(K为M以下且2以上的整数)时分波形信号处理对应的K个存储体并外置的DRAM，能够在K个彼此错开的定时开始访问K个存储体，在从K个时分波形信号处理中的1个处理受理写入或读出的请求时，针对DRAM，在能够开始访问存储体的定时，输出针对对应的存储体的写入或读出用的控制信号，由此进行声音波形数据的写入或读出。
[0005]专利文献1：日本特开昭58
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2935号公报
[0006]专利文献2：日本特开昭62
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57067号公报
[0007]专利文献3：日本特开2003
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108122号公报
[0008]在专利文献3中，使声音波形数据延迟，以对声音波形数据施加效果。但是，在使用DRAM的突发传输时，声音波形数据的延迟时间被限定为突发长度的倍数。在多个延迟信号全部为突发长度的倍数的情况下，由于其周期性而出现强相关性，无法实现高品质的效果。
[0009]在使用虚拟移位指针的音频延迟装置中，在使用DRAM的突发传输以多个样本单位访问延迟RAM时，能够实现多个样本单位的倍数样本的延迟，但是，很难实现任意的采样周期单位的延迟时间。
技术实现思路
[0010]本专利技术的目的在于，不局限于采样周期的突发长度的倍数的延迟时间，能够实现任意长度的延迟。
[0011]本专利技术的数字信号处理装置具有：DRAM，其对突发长度的音频数据进行突发传输；第1缓冲存储器，其能够蓄积所述突发长度的2倍的音频数据；控制单元，其以如下方式进行控制，在采样周期中从所述第1缓冲存储器的任意地址开始一个字一个字地依次写入音频
数据，使得将所述第1缓冲存储器的前半区域的所述突发长度的音频数据和所述第1缓冲存储器的后半区域的所述突发长度的音频数据交替地突发传输到所述DRAM；以及延迟效果实现单元，其使用虚拟移位指针，所述控制单元以在向所述第1缓冲存储器的后半区域一个字一个字地依次写入音频数据的期间内，将所述第1缓冲存储器的前半区域的所述突发长度的音频数据突发传输到所述DRAM的方式进行控制，并以在向所述第1缓冲存储器的前半区域一个字一个字地依次写入音频数据的期间内，将所述第1缓冲存储器的后半区域的所述突发长度的音频数据突发传输到所述DRAM的方式进行控制，并根据以何种程度提前写入音频数据，对小于突发长度的延迟长度进行控制。
[0012]在本专利技术的数字信号处理装置的控制方法中，该数字信号处理装置具有对突发长度的音频数据进行突发传输的DRAM、以及能够蓄积所述突发长度的2倍的音频数据的第1缓冲存储器，其特征在于，所述数字信号处理装置的控制方法具有以下步骤：在采样周期中从所述第1缓冲存储器的任意地址开始一个字一个字地依次写入音频数据；以及以将所述第1缓冲存储器的前半区域的所述突发长度的音频数据和所述第1缓冲存储器的后半区域的所述突发长度的音频数据交替地突发传输到所述DRAM的方式进行控制，以在向所述第1缓冲存储器的后半区域一个字一个字地依次写入音频数据的期间内，将所述第1缓冲存储器的前半区域的所述突发长度的音频数据突发传输到所述DRAM的方式进行控制，并以在向所述第1缓冲存储器的前半区域一个字一个字地依次写入音频数据的期间内，将所述第1缓冲存储器的后半区域的所述突发长度的音频数据突发传输到所述DRAM的方式进行控制，并根据以何种程度提前写入音频数据，对小于突发长度的延迟长度进行控制。
[0013]专利技术效果
[0014]根据本专利技术，不限于采样周期的突发长度的倍数的延迟时间，能够实现任意长度的延迟。
附图说明
[0015]图1是示出本实施方式的数字信号处理装置的结构例的图。
[0016]图2是示出第1缓冲存储器的访问方法的图。
[0017]图3是示出SDRAM的访问方法的图。
[0018]图4是示出第2缓冲存储器的访问方法的图。
[0019]标号说明
[0020]100数字信号处理装置
[0021]101CPU
[0022]102程序ROM
[0023]103工作RAM
[0024]104总线
[0025]105模拟/数字转换器
[0026]106DSP
[0027]107缓冲存储器
[0028]108数字/模拟转换器
[0029]109总线
[0030]110、111SDRAM
具体实施方式
[0031]图1是示出本实施方式的数字信号处理装置100的结构例的图。数字信号处理装置100例如是实现混响的效果装置。在产生原音时，原音的直接音和延迟音被合成而到达人的耳朵。直接音是原音直接到达人的耳朵的声音。延迟音是原音被各种物体反射而生成的延迟时间不同的多个延迟音。数字信号处理装置100针对原音的音频数据生成延迟时间不同的多个延迟信号，对原音的音频数据和多个延迟信号进行合成，由此实现混响。
[0032]数字信号处理装置100具有CPU101、程序ROM102、工作RAM103、总线104、模拟/数字转换器105、DSP106、数字/模拟转换器108、总线109、SDRAM110和SDRAM111。DSP106具有第1和第2缓冲存储器107。下面，对数字信号处理装置100的控制方法进行说明。
[0033]第1和第2缓冲存储器107分别能够针对总线109输入输出32比特(1个字)宽度的音频数据。第1和第2缓冲存储器107例如是SRAM(静态随机存取存储器)，能够蓄积音频数据。
[0034]SDRAM110和111是同步式动态随机存取存储器，是一种DRAM(动态随机存取存储器)。SDRAM110和111例如是DDR3的SDRAM。
[0035]SDRAM110能够针对总线109输入输出16比特(1个字)的音频数据。SDRAM110能够针对总线109输入输出16比特(1个字本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种数字信号处理装置，其特征在于，所述数字信号处理装置具有：DRAM，其对突发长度的音频数据进行突发传输；第1缓冲存储器，其能够蓄积所述突发长度的2倍的音频数据；控制单元，其以如下方式进行控制，在采样周期中从所述第1缓冲存储器的任意地址开始一个字一个字地依次写入音频数据，使得将所述第1缓冲存储器的前半区域的所述突发长度的音频数据和所述第1缓冲存储器的后半区域的所述突发长度的音频数据交替地突发传输到所述DRAM；以及延迟效果实现单元，其使用虚拟移位指针，所述控制单元以在向所述第1缓冲存储器的后半区域一个字一个字地依次写入音频数据的期间内、将所述第1缓冲存储器的前半区域的所述突发长度的音频数据突发传输到所述DRAM的方式进行控制，并以在向所述第1缓冲存储器的前半区域一个字一个字地依次写入音频数据的期间内、将所述第1缓冲存储器的后半区域的所述突发长度的音频数据突发传输到所述DRAM的方式进行控制，并根据以何种程度提前写入音频数据，对小于突发长度的延迟长度进行控制。2.根据权利要求1所述的数字信号处理装置，其特征在于，所述数字信号处理装置还具有第2缓冲存储器，该第2缓冲存储器能够蓄积所述突发长度的2倍的音频数据，所述控制单元进行以交替地实施所述突发长度的音频数据从所述DRAM向所述第2缓冲存储器的前半区域的突发传输、和所述突发长度的音频数据从所述DRAM向所述第2缓冲存储器的后半区域的突发传输的方式进行控制，从相对于所述突发传输的采样周期而为任意数量的采样周期后的采样周期开始，在所述采样周期中一个字一个字地依次读出被传输到所述第2缓冲存储器的音频数据，所述...
【专利技术属性】
技术研发人员：冈本诚司，
申请(专利权)人：株式会社河合乐器制作所，
类型：发明
国别省市：
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