一种用于在CMOS接合阵列中进行翘曲检测的系统和方法包含定位在第一晶片和第二晶片的接合接触垫之间的导体。所述导体连接到连续性检查电路。如果所述连续性检查电路检测到所述导体的导电性中断,则此中断指示所述第一晶片和/或所述第二晶片中存在翘曲。在一个实施方案中,所述导体为蛇形结构。所述导体为蛇形结构。所述导体为蛇形结构。
【技术实现步骤摘要】
用于CMOS接合阵列中的翘曲检测的系统和方法
[0001]相关申请的交叉引用
[0002]本申请要求2020年9月23日提交的美国临时专利申请第63/082,051号的权益,所述申请在此以引用的方式并入。
技术介绍
[0003]存储器晶片和包含用于存储器的控制电路的互补金属氧化物半导体(CMOS)晶片可单独地制造且接着接合在一起。所得结构被称作CMOS接合阵列。晶片中的任一个或两个中的翘曲会使得晶片的相对接触垫的接合发生断裂,此可使得裸片不起作用。
附图说明
[0004]图1为实施例的集成电路的图式。
[0005]图2A为说明晶片中的凹入翘曲的实施例的集成电路的图式。
[0006]图2B为说明晶片中的凸出翘曲的实施例的集成电路的图式。
[0007]图3为包括连续性检查电路和蛇形导体的实施例的集成电路的图式。
[0008]图4为说明实施例的蛇形导体的第一和第二部分的图式。
[0009]图5为用于制造第一晶片中的导体的第一部分的实施例的方法的流程图。
[0010]图6为用于制造第二晶片中的导体的第二部分的实施例的方法的流程图。
[0011]图7为说明实施例的未断裂导体的图式,其指示无翘曲。
[0012]图8为说明实施例的断裂导体的图式,其指示翘曲。
[0013]图9A为说明蛇形导体跨越第一和第二晶片中的多个区延行的实施例的图式。
[0014]图9B为说明多个蛇形导体跨越第一和第二晶片中的多个区延行的实施例的图式。
[0015]图10为说明延行穿过阵列裸片和CMOS裸片的实施例的蛇形导体的图式。
[0016]图11为说明延行穿过阵列晶片和CMOS晶片的实施例的蛇形导体的图式。
具体实施方式
[0017]通过介绍,以下实施例提供用以检测互补金属氧化物半导体(CMOS)接合阵列(CBA)中的裸片/晶片翘曲的测试设计(DFT)结构。在一个实例中,DFT结构以紧邻重要信号或重要信号群组延行的蛇形结构的形式配置。蛇形结构跨越CMOS晶片和阵列晶片连接到连续性检查电路。在发生翘曲的情况下,蛇形结构中的一个或多个接合部并不传导,此有助于检测裸片/晶片翘曲。蛇形结构可体现为跨越整个裸片/晶片的单个较大导体或跨越裸片/晶片的各种区的多个单独导体。
[0018]现在转向图式,图1为说明实施例的集成电路100的图式。如图1中所示,集成电路100包括第一晶片10和第二晶片20,其各自具有相应多个接触垫1、2、3、4、5。第一晶片10和第二晶片20可采取任何合适形式。例如,在此实施例中,第一晶片10包括存储器阵列(此处为NAND存储器阵列),且第二晶片包括用于存储器阵列的外围电路(此处实施为互补金属氧化物半导体(CMOS)晶片)。外围电路可包含例如晶体管、逻辑信号以及用于控制和驱动存储
器元件以实现例如编程和读取等功能的电路。应注意,这些仅为实例,且可使用其它实施方案。
[0019]第一晶片10和第二晶片20可单独地制造,且接着通过将晶片10、20中的每一个的多个接触垫1、2、3、4、5接合在一起而接合在一起。在对应多个接触垫1、2、3、4、5被接合在一起时,其形成多个支柱30。所得集成电路可产生一个存储器裸片或可被分割以产生个别存储器裸片的多个存储器裸片。因为晶片可包含一个或多于一个裸片,所以如本文中所使用的术语“晶片”意图广泛地指代个别存储器裸片或多个存储器裸片。
[0020]晶片10、20中的一个或两个中的翘曲会产生失效或功能不全的存储器裸片。例如,图2A示出第一晶片10中的凹入翘曲,其使得最外接触垫的连续性发生断裂,且图2B示出第一晶片10中的凸出翘曲,其使得最内接触垫的连续性发生断裂。虽然未示出,但除了第一晶片10之外或代替所述第一晶片,第二晶片20可具有翘曲。不利的是,可能难以或不可能检测晶片10、20中的一个或两个中的翘曲。
[0021]以下实施例可用于解决此问题。如图3中所示,在一个实施例中,集成电路100包括导体40,其定位在第一晶片10和第二晶片20中且定位在多个支柱30中的至少一些之间。在此实例中,导体40以蛇形形状延行穿过第一晶片10和第二晶片20,且在多个支柱30之间延行(例如,紧邻重要信号或重要信号群组)。在其它实例中,导体40具有不同的形状。
[0022]如图4中所示,在此实施例中,导体40包括形成于第一晶片10中的第一部分42和形成于第二晶片20中的第二部分46。此处,第一部分42和第二部分46包括相应的水平组件43、47和竖直组件44、48。在此实施例中,竖直组件44、48的末端与接触垫1、2、3、4、5的高度相同。因此,竖直组件44、48的末端在接触垫1、2、3、4、5接合在一起的同时接合在一起。
[0023]在此实施例中,水平组件43、47是金属填充的沟槽,且竖直组件44、48是金属填充的竖直互连通道结构(通孔)。图5为用于制造第一晶片10中的导体40的第一部分42中的水平组件43和竖直组件44的实施例的方法的流程图500。如图5中所示,首先形成阵列蛇形沟槽(动作510)。接着,用例如铜(Cu)、钨(W)或铝(Al)的金属填充沟槽(动作520)。接下来,形成阵列金属接触图案(动作530)。之后形成阵列竖直蛇形通孔(动作540),用金属填充所述通孔(动作550)。接着,第一晶片10准备好与第二晶片20进行接合(动作560)。
[0024]图6为用于制造第二晶片20中的导体40的第二部分46中的水平组件47和竖直组件48的实施例的方法的流程图600。如图6中所示,首先形成CMOS蛇形沟槽(动作610)。接着,用金属填充沟槽(动作620)。接下来,形成CMOS金属接触图案(动作630)。之后形成CMOS竖直蛇形通孔(动作640),用金属填充所述通孔(动作650)。接着,第二晶片20准备好与第一晶片10进行接合(动作660)。
[0025]返回到图3,在此实施例中,集成电路100还包括连续性检查电路50,其与导体40电耦合且被配置成通过检测导体40的导电性中断来检测第一晶片10和/或第二晶片20中的翘曲。在此实施例中,连续性检查电路50在第二晶片20中;然而,连续性检查电路50可在其它实施例中位于别处。
[0026]如图7中所示,当导体40的第一部分42和第二部分46的所有竖直组件的末端接合在一起时,形成了具有连续性检查电路50的完整电路。也就是说,导体40中不存在中断允许电流在连续性检查电路50的正和负接点之间流动。然而,如图8中所示,当在晶片中的一个(此处为第一晶片10,但代替第一晶片10或除了所述第一晶片之外,翘曲可发生在第二晶片
20中)中发生翘曲时,接点1、2、3、4、5中的至少一个与导体40的靠近那些接点的竖直部分之间的接合断裂,从而意味着导体40的接合部中的至少一个将并不导电。此使得导体40中存在一个或多个不连续区域60,由于导体40的导电性断裂,此防止电流在连续性检查电路50的正和负接点之间流动。也就是说,如果接合垫或电线迹线受本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种集成电路,其包括:第一晶片,其包括第一多个接触垫;第二晶片,其包括第二多个接触垫,其中所述第一多个接触垫中的至少一些接合到所述第二多个接触垫中的至少一些,从而形成多个支柱;导体,其定位在所述第一晶片和所述第二晶片中且定位在所述多个支柱中的至少一些之间;以及连续性检查电路,其与所述导体电耦合且被配置成通过检测所述导体的导电性中断来检测所述第一晶片和/或所述第二晶片中的翘曲。2.根据权利要求1所述的集成电路,其中所述第一晶片包括存储器阵列,且所述第二晶片包括用于所述存储器阵列的外围电路。3.根据权利要求2所述的集成电路,其中所述第二晶片包括互补金属氧化物半导体(CMOS)晶片。4.根据权利要求1所述的集成电路,其中所述连续性检查电路在所述第二晶片中。5.根据权利要求1所述的集成电路,其中所述导体以蛇形形状延行穿过所述第一晶片和所述第二晶片,且在所述多个支柱中的至少一些之间延行。6.根据权利要求1所述的集成电路,其中所述导体跨越所述第一晶片和所述第二晶片中的多个区中的至少一个延行。7.根据权利要求6所述的集成电路,其中所述集成电路包括至少一个额外导体,所述至少一个额外导体与所述连续性检查电路电耦合且跨越所述多个区中的至少一个其它区延行。8.根据权利要求6所述的集成电路,其中所述多个区包括以下各者中的一个或多个:高电压区、字线区、位线区和解码地址区。9.根据权利要求1所述的集成电路,其中所述导体包括形成于所述第一晶片中的第一部分和形成于所述第二晶片中的第二部分。10.根据权利要求9所述的集成电路,其中所述第一部分和所述第二部分包括相应的水平组件和竖直组件,且其中所述竖直组件中的至少一些接合在一起。11.根据权利要求10所述的集成电路,其中所述水平组件包括金属填充的沟槽...
【专利技术属性】
技术研发人员:K,
申请(专利权)人:西部数据技术公司,
类型:发明
国别省市:
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