一种微处理器上电过程中引脚无序状态的时序管理方法技术

本发明专利技术公开了一种微处理器上电过程中引脚无序状态的时序管理方法，所述一种微处理器上电过程中引脚无序状态的时序管理方法能将微处理器上电过程中引脚无序状态有效的确定为低电平即：逻辑“0”输出；其电路包括一微控制器、一反相器模块电路、一跳线。本发明专利技术电路结构简单，能有效的确定微处理器上电过程中输出引脚高低电平时序，增加微处理器电路系统的可靠性，具有通用性，能满足所有微处理器的应用需要。要。

【技术实现步骤摘要】
一种微处理器上电过程中引脚无序状态的时序管理方法


[0001]本专利技术涉及电子电路
，特别涉及一种微处理器上电过程中引脚无序状态的时序管理方法。

技术介绍

[0002]微处理器广泛用于通信设备、仪器仪表、医疗器械、家用电器等电子设备的智能化管理及过程控制。
[0003]在各个应用领域中，微处理器作为主控芯片通过引脚的逻辑高低电平输出来控制各种外围电路的工作。而在微处理器上电启动过程中，其引脚逻辑高低电平状态是无序的。即微处理器引脚输出状态可以为高电平亦可能为低电平，而这无序状态，工程师在电路设计初期无法得到确认。另一方面，由于微处理器本身处于上电启动过程中，无法对自身引脚状态进行控制管理。
[0004]各种电子器件、电子开关都是高电平有效或者是高电平使能。如果控制这些电子设备的微处理IO管脚在启动过程中是高电平，这样就会导致被其控制的外围电路也一起被触发。
[0005]在微处理器控制的诸多领域，基于功耗、功能等原因，并不希望所控制的外围设备在微处理器上电过程中或者整个系统上电后也跟随工作。
[0006]因此，有必要提供一种微处器上电过程中引脚无序状态的时序管理方法，将微处理器上电过程中引脚的时序确定为逻辑“0”输出。

技术实现思路

[0007]本专利技术的目的在于提供一种微处理器上电过程中引脚无序状态的时序管理方法，其能将微处理器上电过程中引脚无序状态有效的确定为低电平逻辑“0”输出。
[0008]为实现上述目的，本专利技术提供如下技术方案：
[0009]一种微处理器上电过程中引脚无序状态的时序管理方法，将微处理器上电过程中引脚的时序确定为逻辑“0”输出。
[0010]进一步的，电路包括一微处理器MCU、一反向器模块电路、一跳线J1。
[0011]进一步的，所述的反向器模块电路由一晶体管Q1、一上拉电阻R1、一限流电阻R2、一晶体管Q1基极对地电阻R3组成。
[0012]进一步的，所述的跳线J1包括跳线管脚pin1、跳线管脚pin2和跳线管脚pin3，所述跳线管脚pin1与反相器模块电路输出端B连接，所述跳线管脚pin3与微处理器I/O引脚端A连接，所述跳线管脚pin2为整定后的引脚时序逻辑“0”输出端Y。
[0013]其中，跳线引脚的选择由跳线帽来实现。
[0014]基于微处理器在上电过程中，其引脚输出时序逻辑高低电平状态不确定；有可能为时序逻辑“低”，亦可能为时序逻辑“高”；当其时序逻辑“低”时，直接提供给被控制单元的控制时序逻辑电平即为“低”；当其时序逻辑为“高”时，本专利技术提供的反向器模块对其进行
反向，让其时序状态跳转为“低”后，提供给后端的被控制单元。
[0015]进一步，所述低电平为逻辑“0”，指微处理器IO管脚输出电压范围为0VDC～0.7VDC，所述高电平为逻辑“1”，指微处理器IO管脚输出电压范围为1.7VDC～3.3V。
[0016]与现有技术相比，本专利技术的有益效果是：本专利技术电路结构简单，具有通用性，能满足所有微处理器的应用需要。
附图说明
[0017]图1为本专利技术的电路结构原理图。
具体实施方式
[0018]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0019]请参阅图1所示，本专利技术提供一种技术方案：一种微处理器上电过程中引脚无序状态的时序管理方法，将微处理器上电过程中引脚的时序确定为逻辑“0”输出。
[0020]其中，电路包括一微处理器MCU、一反向器模块电路、一跳线J1。
[0021]其中，所述的反向器模块电路由一晶体管Q1、一上拉电阻R1、一限流电阻R2、一晶体管Q1基极对地电阻R3组成。
[0022]其中，所述的跳线J1包括跳线管脚pin1、跳线管脚pin2和跳线管脚pin3，所述跳线管脚pin1与反相器模块电路输出端B连接，所述跳线管脚pin3与微处理器I/O引脚端A连接，所述跳线管脚pin2为整定后的引脚时序逻辑“0”输出端Y。跳线引脚的选择由跳线帽来实现。
[0023]具体地，基于微处理器在上电过程中，其引脚输出时序逻辑高低电平状态不确定；有可能为时序逻辑“低”，亦可能为时序逻辑“高”；当其时序逻辑“低”时，直接提供给被控制单元的控制时序逻辑电平即为“低”；当其时序逻辑为“高”时，本专利技术提供的反向器模块对其进行反向，让其时序状态跳转为“低”后，提供给后端的被控制单元。
[0024]其中，所述低电平为逻辑“0”，指微处理器IO管脚输出电压范围为0VDC～0.7VDC，所述高电平为逻辑“1”，指微处理器IO管脚输出电压范围为1.7VDC～3.3V。
[0025]具体地，对电路板进行初次上电时，跳线不插跳线帽；上电过程中，测试跳线J3的第3脚pin3的电平，即微处理器IO口的输出电平，如果是低电平，跳线帽连接J3的pin2与pin3；低电平输出给后端被控电路；如果是高电平，跳线帽连接J3的pin1与pin2，即微处理器IO口的电平经反相器反相为低电平后，输出给后端被控制电路。
[0026]其中，在所述反相器模块电路中，上拉电阻R1与电源VCC相连；R2为限流电阻，防止流过基极电流过大损坏晶体管；对地电阻R3有着重要的作用，其一为：对地电阻R3相当于基极的下拉电阻，如果A端被悬空则由于对地电阻R3的存在能够使晶体管保持在可靠的关断状态；其二为：对地电阻R3可提升三极管高电平的门槛压，保证晶体管不误导通。
[0027]具体地，当微处理器IO输出为低电平，晶体管基极没有电流，晶体管不导通，反相器的输出端B电势为VCC；当微处理器IO输出为高电平，晶体管导通，反相器的输出端B电势
为零。
[0028]其中，所述晶体管Q1的型号为MMBT3904LT。
[0029]其中，所述电源+VCC为直流电平3.3V。
[0030]终上所述，本专利技术能将微处理器上电过程中引脚无序状态有效的确定为低电平即：逻辑“0”输出。本专利技术电路结构简单，能有效的确定微处理器上电过程中输出引脚高低电平时序，增加微处理器电路系统的可靠性，具有通用性，能满足所有微处理器的应用需要。
[0031]尽管已经示出和描述了本专利技术的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本专利技术的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本专利技术的范围由所附权利要求及其等同物限定。
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【技术保护点】

【技术特征摘要】
1.一种微处理器上电过程中引脚无序状态的时序管理方法，其特征在于：将微处理器上电过程中引脚的时序确定为逻辑“0”输出。2.根据权利要求1所述的一种微处理器上电过程中引脚无序状态的时序管理方法，其特征在于：电路包括一微处理器MCU、一反向器模块电路、一跳线J1。3.根据权利要求2所述的一种微处理器上电过程中引脚无序状态的时序管理方法，其特征在于：所述的反向器模块电路由一晶体管Q1、一上拉...

【专利技术属性】
技术研发人员：张静，王俊波，
申请(专利权)人：湖北视拓光电科技有限公司，
类型：发明
国别省市：