低频数模混合模块时钟结构及扫描链设计方法技术

本发明专利技术提供一种低频数模混合模块时钟结构及扫描链设计方法。其中，将所有寄存器按照顺序分为M组，每个寄存器组中所包含的寄存器数量和该寄存器组所对应的驱动单元的可扇出寄存器的最大数保持一致；每个寄存器组中各个寄存器的时钟树结构采用Z

【技术实现步骤摘要】
低频数模混合模块时钟结构及扫描链设计方法


[0001]本专利技术涉及集成电路设计
，尤其涉及低频数模混合模块时钟结构及扫描链设计方法。

技术介绍

[0002]低频数模混合模块在工作过程中，会根据工作的需要打开或者关闭；如果打开瞬间同时翻转寄存器数量过多会出现瞬时功耗上升，开启电压被拉低，模块开启失败的情况；如果设计中有LDO，会导致LDO震荡直接影响模块的工作。为了避免这种情况会对供电模块提出更高要求，增加设计成本或者牺牲部分设计性能。
[0003]在低频数模混合模块中模拟信号本身不属于任何时钟域，一般当作跨时钟的信号来处理的，所以建立时间余量会特别充足，以至于忽略不计；但是，在寄存器的SI端接入的是扫描链的测试信号，所以寄存器SI端没有逻辑单元建立时间可以不用考虑，但是保持时间不能忽略。

技术实现思路

[0004]为了解决低频数模混合模块中同时翻转的寄存器数量过多而导致瞬时功耗过大的问题，本专利技术提供一种低频数模混合模块时钟结构及扫描链设计方法，通过手动做时钟树将同时翻转的寄存器数量降到最少，并通过改变扫描链连接顺序来处理手动做时钟树带来的时序问题，降低设计整体功耗和瞬时功耗。
[0005]本专利技术提供一种低频数模混合模块时钟结构，将所有寄存器按照顺序分为M组，每个寄存器组中所包含的寄存器数量和该寄存器组所对应的驱动单元的可扇出寄存器的最大数保持一致；每个寄存器组中各个寄存器的时钟树结构采用Z
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H时钟结构，具体为：组内第一级时钟从根时钟端口发出到寄存器的CK端无任何单元，组内第二级时钟从根端口发出到寄存器的CK端，添加有一个第一时钟缓冲单元，组内第三级时钟从根端口发出到寄存器的CK端，添加有两个第一时钟缓冲单元，以此类推，直到组内作为最后一级时钟的第N+1级时钟从根端口发出到寄存器的CK端，添加有N个第一时钟缓冲单元；M组寄存器之间的时钟结构，具体为：在第一组寄存器的公共路径上无任何时钟缓冲单元，在第二组寄存器的公共路径上添加有一个第二时钟缓冲单元，在第三组寄存器的公共路径上添加有两个第三时钟缓冲单元，以此类推，直到在作为最后一组寄存器的第M组寄存器的公共路径上添加有M
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1个第M时钟缓冲单元；其中，所述第一时钟缓冲单元、第二时钟缓冲单元、第三时钟缓冲单元和第M时钟缓冲单元的时钟长度均不相同。
[0006]进一步地，相邻的两个不同类型的时钟缓冲单元之间的延迟相差10ps以上。
[0007]本专利技术还提供一种低频数模混合模块时钟结构的设计方法，包括：步骤1：确定不同驱动单元下可扇出寄存器的最大数；步骤2：以所述可扇出寄存器的最大数为一组将所有寄存器按照顺序分成若干组；
步骤3：将每组寄存器的时钟树结构处理为Z
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H时钟结构，具体为：组内第一级时钟从根时钟端口发出到寄存器的CK端不加任何单元，组内第二级时钟从根端口发出到寄存器的CK端，添加一个第一时钟缓冲单元，组内第三级时钟从根端口发出到寄存器的CK端，添加两个第一时钟缓冲单元，以此类推，直到组内作为最后一级时钟的第N+1级时钟从根端口发出到寄存器的CK端，添加N个第一时钟缓冲单元，将最终形成的时钟树结构记作Z
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H时钟结构；步骤4：在第一组寄存器的公共路径上不添加任何时钟缓冲单元，在第二组寄存器的公共路径上添加一个第二时钟缓冲单元，在第三组寄存器的公共路径上添加两个第三时钟缓冲单元，以此类推，直到在作为最后一组寄存器的第M组寄存器的公共路径上添加M
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1个第M时钟缓冲单元；其中，所述第一时钟缓冲单元、第二时钟缓冲单元、第三时钟缓冲单元和第M时钟缓冲单元的时钟长度均不相同。
[0008]进一步地，相邻的两个不同类型的时钟缓冲单元之间的延迟相差10ps以上。
[0009]本专利技术还提供一种低频数模混合模块扫描链的设计方法，应用上述的低频数模混合模块时钟结构，包括：步骤1：对所述低频数模混合模块时钟结构引起的时序问题进行分析，确定能够最有利于促进所述低频数模混合模块进行时序收敛的扫描链连接顺序；步骤2：针对每个寄存器组的每个寄存器，打断该寄存器SI端与其连接的前一级寄存器Q端之间的连接；步骤3：针对每个寄存器组的每个寄存器，按照步骤1确定的所述扫描链连接顺序将该寄存器SI端与其前级的在延迟时间上至少相差一个第一时钟缓冲单元的寄存器D端相连接，并保持该寄存器Q端的原有连接关系不变。
[0010]本专利技术的有益效果：本专利技术能够将同时翻转寄存器的数量减到最少，将瞬时功耗降到最低，同时调整扫描链的连接顺序处理了时序问题，减少了修时序插入单元的数量，节约了面积、节约了整体功耗也提升了设计的稳定性。
附图说明
[0011]图1为本专利技术实施例提供的Z
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H时钟结构的示意图；图2为本专利技术实施例提供的低频数模混合模块时钟结构的设计方法；图3为本专利技术实施例提供的低频数模混合模块时钟结构的扫描链设计方法；图4为理想状态下带有扫描链的寄存器连接结构图；图5为本专利技术实施例提供的采用图2所示方法进行时钟处理之后的带有扫描链的寄存器连接结构图；图6为本专利技术实施例提供的需要进行打断处理的寄存器连接结构图；图7本专利技术实施例提供的按照图3所示方法进行扫描链重接后的Z
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H扫描链结构。
具体实施方式
[0012]为使本专利技术的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚地描述，显然，所描述的实施例是本专利技术一部分
实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0013]本专利技术实施例提供一种低频数模混合模块时钟结构，将所有寄存器按照顺序分为M组，每个寄存器组中所包含的寄存器数量和该寄存器组所对应的驱动单元的可扇出寄存器的最大数保持一致；如图1所示，每个寄存器组中各个寄存器的时钟树结构采用Z
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H时钟结构，具体为：组内第一级时钟从根时钟端口发出到寄存器的CK端无任何单元，组内第二级时钟从根端口发出到寄存器的CK端，添加有一个第一时钟缓冲单元，组内第三级时钟从根端口发出到寄存器的CK端，添加有两个第一时钟缓冲单元，以此类推，直到组内作为最后一级时钟的第N+1级时钟从根端口发出到寄存器的CK端，添加有N个第一时钟缓冲单元；M组寄存器之间的时钟结构，具体为：在第一组寄存器的公共路径上无任何时钟缓冲单元，在第二组寄存器的公共路径上添加有一个第二时钟缓冲单元，在第三组寄存器的公共路径上添加有两个第三时钟缓冲单元，以此类推，直到在作为最后一组寄存器的第M组寄存器的公共路径上添加有M
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1个第M时钟缓冲单元；其中，所述第一时钟缓冲单元、第二时钟缓冲单元、第三时钟缓冲单元和第M时钟缓冲单元的时钟长度均不相同。
[0014]作为一种可实施方式，相邻的两个不同类型的时钟缓冲单元之间的延迟相差10ps以上。例如，第一时钟缓冲单元和第二本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.低频数模混合模块时钟结构，将所有寄存器按照顺序分为M组，其特征在于，包括：每个寄存器组中所包含的寄存器数量和该寄存器组所对应的驱动单元的可扇出寄存器的最大数保持一致；每个寄存器组中各个寄存器的时钟树结构采用Z
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H时钟结构，具体为：组内第一级时钟从根时钟端口发出到寄存器的CK端无任何单元，组内第二级时钟从根端口发出到寄存器的CK端，添加有一个第一时钟缓冲单元，组内第三级时钟从根端口发出到寄存器的CK端，添加有两个第一时钟缓冲单元，以此类推，直到组内作为最后一级时钟的第N+1级时钟从根端口发出到寄存器的CK端，添加有N个第一时钟缓冲单元；M组寄存器之间的时钟结构，具体为：在第一组寄存器的公共路径上无任何时钟缓冲单元，在第二组寄存器的公共路径上添加有一个第二时钟缓冲单元，在第三组寄存器的公共路径上添加有两个第三时钟缓冲单元，以此类推，直到在作为最后一组寄存器的第M组寄存器的公共路径上添加有M
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1个第M时钟缓冲单元；其中，所述第一时钟缓冲单元、第二时钟缓冲单元、第三时钟缓冲单元和第M时钟缓冲单元的时钟长度均不相同。2.根据权利要求1所述的低频数模混合模块时钟结构，其特征在于，相邻的两个不同类型的时钟缓冲单元之间的延迟相差10ps以上。3.低频数模混合模块时钟结构的设计方法，其特征在于，包括：步骤1：确定不同驱动单元下可扇出寄存器的最大数；步骤2：以所述可扇出寄存器的最大数为一组将所有寄存器按照顺序分成若干组；步骤3：将每组寄存器的时钟树结构处理为Z
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H时钟结构，具体为：组内第一级时钟从根时钟端口发出...

【专利技术属性】
技术研发人员：刘建峰，周朝旭，韩莹莹，胡石闯，赵仲毅，邱博，
申请(专利权)人：郑州信大华芯信息科技有限公司，
类型：发明
国别省市：