一种集成电路的测试校准方法技术

本发明专利技术公开了一种集成电路的测试校准方法，其步骤为：1)首先，得到待测集成电路的实际时钟频率；2)按实际时钟频率，测试设备发送命令至待测集成电路的指定引脚；3)通过移位寄存器接收命令；4)解析接收到的命令，对待测集成电路中的相应功能模块进行测试或参数配置；5)待测集成电路将执行命令的情况发回至测试设备，测试设备对接收到的数据进行分析，如果数据完整，则接收完成，如果还要继续对待测集成电路进行测试或参数配置，则重置待测集成电路，并转至步骤2)；6)如果测试和参数配置全部完成，测试设备将锁定待测集成电路的命令发至待测集成电路，待测集成电路执行锁定操作。该测试校准方法可广泛应用于各种集成电路的设计中。计中。计中。

【技术实现步骤摘要】
一种集成电路的测试校准方法


[0001]本专利技术涉及到集成电路领域，具体涉及到一种集成电路的测试校准方法。

技术介绍

[0002]目前，传统的集成电路的测试校准方法，测试设备与待测集成电路之间通常采用单线协议进行通信，最常见的是达拉斯半导体推出的1
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wire协议，如图1所示，该协议采用单根信号线，在传输数据的同时传输时钟。为此，需要在单线上，既要发送“0”和“1”电平，又要按照传输速率发送时钟同步信号。这样，就需要较为复杂的编码和同步方案，在“0”和“1”的信号内部，构造出特定的码型以便于接收端从中提取出时钟同步信息。该单线协议的缺点是：发送端和接收端时钟频率必须一致，这样才能保证写时隙保持15us或者60us，使得发送端和接收端两端计时的结果一致，数据接收正确。而保证发送端和接收端的时钟一致非常困难，通常需要采用高精度晶振或时钟恢复电路实现，复杂度和成本均较高。

技术实现思路

[0003]本专利技术所要解决的技术问题是：提供一种非常简单、并可降低成本和复杂度、并可使得数据的传送准确无误的集成电路的测试校准方法。
[0004]为解决上述技术问题，本专利技术采用的技术方案为：一种集成电路的测试校准方法，其步骤为：
[0005]1)首先，测试设备通过接收待测集成电路的内部系统时钟，得到该待测集成电路的实际时钟频率；
[0006]2)按照测得的实际时钟频率，测试设备采用单线方式发送命令至待测集成电路的指定引脚，发送完成后，测试设备转入接收状态；
[0007]3)待测集成电路将从该指定引脚上接收到的命令存储在待测集成电路的移位寄存器中，该移位寄存器中最后被移入的一位设定为锁存标志位，其初始值为“0”，当锁存标志位为“1”时，则表示接收命令完成；所述命令中的第一位为传送完成标志位、设置为“1”，当命令中的第一位即传送完成标志位移至所述移位寄存器的锁存标志位时，命令传送结束；
[0008]4)待测集成电路解析接收到的命令，对待测集成电路中的相应功能模块进行测试或参数配置；
[0009]5)待测集成电路将执行命令的情况通过所述指定引脚发回至测试设备，测试设备对接收到的数据进行分析，如果数据完整，则接收完成；此时，如果还要继续对待测集成电路进行测试或参数配置，则通过断电、再上电的方法重置待测集成电路，然后，转至步骤2)，进行下一轮的测试或参数配置；
[0010]6)如果测试和参数配置全部完成，则按照所述待测集成电路的实际时钟频率，测试设备将锁定待测集成电路的命令发送至待测集成电路，待测集成电路执行锁定操作，锁定后，该待测集成电路的所有功能模块的参数被锁定，无法修改。
[0011]作为一种优选方案，在所述的一种集成电路的测试校准方法中，所述的通过断电、再上电的方法重置待测集成电路时，断电与再上电之间需间隙100毫秒以上。
[0012]作为一种优选方案，在所述的一种集成电路的测试校准方法中，所述的通过断电、再上电的方法重置待测集成电路时，断电与再上电之间需间隙500毫秒以上。
[0013]本专利技术的有益效果是：本专利技术采用了单线结构和自适应时钟模式，使得单线单独传送数据变得非常简单，并使得数据的传送准确无误，大幅降低了集成电路测试校准的复杂度和成本，大大方便了对集成电路的测试和参数配置。
附图说明
[0014]图1是
技术介绍
中所述单线通信的时序图。
具体实施方式
[0015]下面结合具体实施例，详细描述本专利技术所述的一种集成电路的测试校准方法的具体实施方案。
[0016]本专利技术所述的一种集成电路的测试校准方法，其步骤为：
[0017]1)首先，测试设备通过接收待测集成电路的内部系统时钟，得到该待测集成电路的实际时钟频率；
[0018]2)按照测得的实际时钟频率，测试设备采用单线方式发送命令至待测集成电路的指定引脚，发送完成后，测试设备转入接收状态；
[0019]3)待测集成电路将从该指定引脚上接收到的命令存储在待测集成电路的移位寄存器中，该移位寄存器中最后被移入的一位设定为锁存标志位，其初始值为“0”，当锁存标志位为“1”时，则表示接收命令完成；所述命令中的第一位为传送完成标志位、设置为“1”，当命令中的第一位即传送完成标志位移至所述移位寄存器的锁存标志位时，命令传送结束；
[0020]4)待测集成电路解析接收到的命令，对待测集成电路中的相应功能模块进行测试或参数配置；
[0021]5)待测集成电路将执行命令的情况通过所述指定引脚发回至测试设备，测试设备对接收到的数据进行分析，如果数据完整，则接收完成；此时，如果还要继续对待测集成电路进行测试或参数配置，则通过断电、再上电的方法重置所述的待测集成电路，断电与再上电之间需间隙100毫秒以上，优选500毫秒以上；然后，转至步骤2)，进行下一轮的测试或参数配置；
[0022]6)如果测试和参数配置全部完成，则按照所述待测集成电路的实际时钟频率，测试设备将锁定待测集成电路的命令发送至待测集成电路，待测集成电路执行锁定操作，锁定后，该待测集成电路的所有功能模块的参数被锁定，无法修改。
[0023]综上所述，仅为本专利技术的较佳实施例而已，并非用来限定本专利技术实施的范围，凡依本专利技术权利要求范围所述的形状、构造、特征及精神所作的均等变化与修饰，均应包括在本专利技术的权利要求范围内。
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【技术保护点】

【技术特征摘要】
1.一种集成电路的测试校准方法，其步骤为：1)首先，测试设备通过接收待测集成电路的内部系统时钟，得到该待测集成电路的实际时钟频率；2)按照测得的实际时钟频率，测试设备采用单线方式发送命令至待测集成电路的指定引脚，发送完成后，测试设备转入接收状态；3)待测集成电路将从该指定引脚上接收到的命令存储在待测集成电路的移位寄存器中，该移位寄存器中最后被移入的一位设定为锁存标志位，其初始值为“0”，当锁存标志位为“1”时，则表示接收命令完成；所述命令中的第一位为传送完成标志位、设置为“1”，当命令中的第一位即传送完成标志位移至所述移位寄存器的锁存标志位时，命令传送结束；4)待测集成电路解析接收到的命令，对待测集成电路中的相应功能模块进行测试或参数配置；5)待测集成电路将执行命令的情况通过所述指定引脚发回至测试设备，测试...

【专利技术属性】
技术研发人员：王涛，曹振，
申请(专利权)人：成绎半导体苏州有限公司，
类型：发明
国别省市：