串行通信装置及在其中去除数据时钟偏斜的方法制造方法及图纸

提供一种串行通信装置及在其中去除数据时钟偏斜的方法。该装置包括MIPI D

【技术实现步骤摘要】
串行通信装置及在其中去除数据时钟偏斜的方法


[0001]本申请涉及MIPI D
‑
PHY相关
，尤其是涉及一种串行通信装置及在串行通信装置中去除数据时钟偏斜的方法。

技术介绍

[0002]MIPI(移动工业处理器接口)不仅是一个联盟,而且是一组接口协议规范的名称。它具有不同的工作组,以满足移动终端每个子系统的不同需求。不同的工作组负责制定特定的协议,并分别为不同硬件设备的移动设备定义一组内部接口标准,例如照相机串行接口(CSI),显示串行接口(DSI),射频接口(DigRF)等。D
‑
PHY是MIPI协议之一。MIPI D
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PHY提供在物理层上进行串行化信号传输的规范。
[0003]MIPI D
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PHY协议定义了两种传输模式：高速模式(High Speed,HS)和低功耗模式(Low Power,LP)，两种模式使用不同的传输电平和传输机制。MIPI D
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PHY协议支持最多5路传输通道(Lane)：时钟传输通道(CLK Lane)和四路独立数据传输通道(Data Lane)，即，四个数据信号共用一个时钟信号。
[0004]由于MIPI D
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PHY协议传输的信号在高速模式下相对于传统的TMDS信号、LVDS信号等，具有低电压摆幅，低功耗的优势，在低功耗模式下传输的信号速度较慢，较低的压摆不利于系统的稳定，因此通常，载荷数据(图像数据)使用高速模式，控制和状态信息的发送(在照相机/显示器和应用处理器之间)使用的是低功耗模式(利用低频信号)。因此在非连续模式下，信号传输在协议规定的参数范围内会进行低功耗模式和高速模式的切换，然而模拟时钟信号在从低功耗模式切换到高速模式过程中会产生毛刺(glitch)，四路数据传输通道中的每一路接收包含不同毛刺的时钟信号，对自身传输的数据信号进行相应处理，并输出处理后的数据信号和处理后的时钟信号(word_clk)，因而导致处理后的四路数据传输通道之间的数据信号和时钟信号存在偏斜(skew)。

技术实现思路

[0005]有鉴于此，本公开实施例提供一种串行通信装置和一种在串行通信装置中去除数据时钟偏斜的方法，以解决现存的时钟偏斜。
[0006]根据本公开实施例的第一方面，提供一种串行通信装置，包括：MIPID
‑
PHY物理层和其他层，所述MIPI D
‑
PHY物理层包括：
[0007]时钟接收装置，用于从MIPI D
‑
PHY物理层的串行链路的第一通道接收模拟的时钟信号，并经过处理后得到数字的初始时钟信号；
[0008]多个数据接收装置，每个数据接收装置从MIPI D
‑
PHY物理层的串行链路的一个第二通道接收模拟的数据信号，从所述时钟接收装置获取所述初始时钟信号，经过处理后输出数字的数据信号及其对应的字时钟信号；
[0009]同步处理装置，用于对从所述多个数据接收装置接收到的多个数据信号中分别确定各自的有效数据的起点，并据此校正每个有效数据与第一字时钟信号的相位偏差，其中，
多个校正后的有效数据和所述第一字时钟信号被提供给所述其他层，所述第一字时钟信号选自所述多个数据接收装置输出的多个字时钟信号。
[0010]在一些实施例中，所述同步处理装置包括：
[0011]控制信号生成电路，用于接收在所述初始时钟信号的时钟域产生的第一控制信号，并将第一控制信号同步到所述第一字时钟信号的时钟域以输出第二控制信号；
[0012]校准单元，用于从所述多个数据接收装置接收多个数据信号及其对应的字时钟信号，并基于所述第二控制信号对从所述多个数据接收装置的数据接收进行数据输入约束，并从接收到的多个数据信号中分别确定各自的有效数据的起点，并据此校正每个有效数据与所述第一字时钟信号的相位偏差。
[0013]在一些实施例中，还包括：耦接在所述控制信号生成电路和所述校准单元之间的展宽电路，用于将所述第二控制信号展宽后输出给所述校准单元。
[0014]在一些实施例中，所述校准单元包括：
[0015]时钟域同步单元，用于先将从所述多个数据接收装置接收到的多个数据信号同步到各自对应的字时钟信号的时钟域，然后再同步到所述第一字时钟信号的时钟域；
[0016]时序控制单元，用于通过所述第二控制信号提供的数据输入约束对多个同步后的数据信号分别进行采样以得到多个采样信号；
[0017]偏差校正单元，用于分别将连续两个时钟周期的采样信号进行拼接以得到多个拼接信号，从多个拼接信号分别确定各自的有效数据的起点，并据此校正每个有效数据与所述第一字时钟信号的相位偏差。
[0018]在一些实施例中，在所述串行通信装置从低功耗模式切换到高速模式并保持设定时间后所述第一控制信号被拉高。
[0019]在一些实施例中，所述控制信号生成电路包括：
[0020]反相器，用于将所述第一字时钟信号反相，以得到第一反相字时钟信号；
[0021]第一采样电路，包括串联的N个第一D触发器，用于基于所述第一字时钟信号和所述第一反相字时钟信号对所述第一控制信号进行采样，并输出一个或多个第一采样信号；
[0022]第二采样电路，包括串联的N个第二D触发器，用于基于所述第一字时钟信号和所述第一反相字时钟信号对所述第一控制信号进行采样，并输出一个或多个第二采样信号；
[0023]逻辑运算单元，用于将所述一个或多个第一采样信号和所述一个或多个第二采样信号进行逻辑运算，以得到所述第二控制信号，N为大于1的整数。
[0024]在一些实施例中，所述第一采样电路包括三个第一D触发器，所述第二采样电路包括三个第二D触发器，
[0025]所述逻辑运算单元包括第一与门、第二与门和第一或门，所述第一与门的第一输入端耦接到所述三个第一D触发器的第二个第一D触发器的输出端，所述第一与门的第二输入端耦接到所述三个第二D触发器的第二个第二D触发器的输出端，
[0026]所述第二与门的第一输入端耦接到所述三个第一D触发器的第三个第一D触发器的输出端，所述第二与门的第二输入端耦接到所述三个第二D触发器的第三个第二D触发器的输出端，所述第一或门的两个输入端分别耦接到所述第一与门和所述第二与门的输出端。
[0027]在一些实施例中，所述展宽电路包括：串联的两个D触发器和第二或门，所述第二
或门的两个输入端分别耦接到所述两个D触发器的第一D触发器和第二D触发器的输出端。
[0028]在一些实施例中，所述时钟域同步单元包括：
[0029]第三采样电路，包括串联的第一D触发器和第二D触发器，所述第一D触发器的D端接收第一数据信号，CLK端接收所述第一字时钟信号，所述第二D触发器的D端接收第一D触发器输出的数据信号，CLK端接收所述第一字时钟信号；
[0030]至少一个第四采样电路，每个第四采样电路包括串联的第三D触发本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种串行通信装置，包括：MIPID
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PHY物理层和其他层，所述MIPID
‑
PHY物理层包括：时钟接收装置，用于从MIPID
‑
PHY物理层的串行链路的第一通道接收模拟的时钟信号，并经过处理后得到数字的初始时钟信号；多个数据接收装置，每个数据接收装置从MIPID
‑
PHY物理层的串行链路的一个第二通道接收模拟的数据信号，从所述时钟接收装置获取所述初始时钟信号，经过处理后输出数字的数据信号及其对应的字时钟信号；同步处理装置，用于对从所述多个数据接收装置接收到的多个数据信号中分别确定各自的有效数据的起点，并据此校正每个有效数据与第一字时钟信号的相位偏差，其中，多个校正后的有效数据和所述第一字时钟信号被提供给所述其他层，所述第一字时钟信号选自所述多个数据接收装置输出的多个字时钟信号。2.根据权利要求1所述的串行通信装置，其中，所述同步处理装置包括：控制信号生成电路，用于接收在所述初始时钟信号的时钟域产生的第一控制信号，并将第一控制信号同步到所述第一字时钟信号的时钟域以输出第二控制信号；校准单元，用于从所述多个数据接收装置接收多个数据信号及其对应的字时钟信号，并基于所述第二控制信号对从所述多个数据接收装置的数据接收进行数据输入约束，并从接收到的多个数据信号中分别确定各自的有效数据的起点，并据此校正每个有效数据与所述第一字时钟信号的相位偏差。3.根据权利要求2所述的串行通信装置，还包括：耦接在所述控制信号生成电路和所述校准单元之间的展宽电路，用于将所述第二控制信号展宽后输出给所述校准单元。4.根据权利要求2所述的串行通信装置，其中，所述校准单元包括：时钟域同步单元，用于先将从所述多个数据接收装置接收到的多个数据信号同步到各自对应的字时钟信号的时钟域，然后再同步到所述第一字时钟信号的时钟域；时序控制单元，用于通过所述第二控制信号提供的数据输入约束对多个同步后的数据信号分别进行采样以得到多个采样信号；偏差校正单元，用于分别将连续两个时钟周期的采样信号进行拼接以得到多个拼接信号，从多个拼接信号分别确定各自的有效数据的起点，并据此校正每个有效数据与所述第一字时钟信号的相位偏差。5.根据权利要求2所述的串行通信装置，其中，在所述串行通信装置从低功耗模式切换到高速模式并保持设定时间后所述第一控制信号被拉高。6.根据权利要求2所述的串行通信装置，其中，所述控制信号生成电路包括：反相器，用于将所述第一字时钟信号反相，以得到第一反相字时钟信号；第一采样电路，包括串联的N个第一D触发器，用于基于所述第一字时钟信号和所述第一反相字时钟信号对所述第一控制信号进行采样，并输出一个或多个第一采样信号；第二采样电路，包括串联的N个第二D触发器，用于基于所述第一字时钟信号和所述第一反相字时钟信号对所述第一控制信号进行采样，并输出一个或多个第二采样信号；逻辑运算单元，用于将所述一个或多个第一采样信号和所述一个或多个第二采样信号进行逻辑运算，以得到所述第二控制信号，N为大于1的整数。7.根据权利要求6所述的串行通信装置，其中，所述第一采样电路包括三个第一D触发器，所述第二采样电路包括三个第二D触发器，
所述逻辑运算单元包括第一与门、第二与门和第一或门，所述第一与门的第一输入端耦接到所述三个第一D触发器的第二个第一D触发器的输出端，所述第一与门的第二输入端耦接到所述三个第二D触发器的第二个第二D触发器的输出端，所述第二与门的第一输入端耦接到所述三个第一D触发器的第三个第...

【专利技术属性】
技术研发人员：王加智，谢成鑫，周永兴，黄怡仁，
申请(专利权)人：联芸科技杭州有限公司，
类型：发明
国别省市：