对电源扰动不敏感的环形振荡器制造技术

本申请公开一种对电源扰动不敏感的环形振荡器，包括若干级延时单元，每一级包括：NMOS管；电流源，包括第一至第四PMOS管，第一和第三PMOS管源极连接电源端，第一PMOS管栅极连接第二至第四PMOS管栅极，第一PMOS管漏极连接第二PMOS管源极，第二PMOS管漏极连接地端，第三PMOS管漏极连接第四PMOS管源极，第四PMOS管漏极连接输出端；负向补偿路径，包括第五和第六PMOS管，第五PMOS管源极连接电源端，栅极连接负向补偿控制信号，漏极连接第六PMOS管源极，第六PMOS管栅极连接第二至第四PMOS管栅极，漏极连接输出端；正向补偿路径，包括第七和第八PMOS管，第七PMOS管源极连接电源端，栅极连接正向补偿控制信号，漏极连接第八PMOS管源极，第八PMOS管栅极连接本级输入端，漏极连接输出端。端。端。

【技术实现步骤摘要】
对电源扰动不敏感的环形振荡器


[0001]本专利技术一般涉及集成电路
，特别涉及一种对电源扰动不敏感的环形振荡器。

技术介绍

[0002]环形振荡器由于其面积小，调谐范围宽，可以随着工艺的提升等比例减小面积等优势，被广泛应用于时钟产生电路中。但是传统的环形振荡器很容易受到电源纹波的影响。电源纹波会调制环形振荡器的输出频率，导致环形振荡器的输出产生很大的杂散，即确定性抖动分量。
[0003]传统的基于反相器的环形振荡器，输出频率受电源电压影响很大的原因是传统的反相器的过驱动电压随着电源电压的抬升而变大，导致反相器的跨导增加，从而使反相器速度变快，进而导致环形振荡器的振荡频率变高。
[0004]一般的解决方法是在环形振荡器的延时单元中引入一路随着电源电压抬升而延时不断增大的路径来补偿电源电源对环路振荡器的振荡频率的影响。现有传统技术会有导致环形振荡器不起振的风险，并且上述补偿方法有的时候经常会导致对环形振荡器过补偿，最终导致电源对环形振荡器的调制效应补偿不明显甚至恶化。

技术实现思路

[0005]本专利技术的目的在于提供一种对电源扰动不敏感的环形振荡器，提供一种简便的方法来补偿甚至消除电源纹波对环形振荡器频率调制效应。
[0006]本申请公开了一种对电源扰动不敏感的环形振荡器，包括：若干级延时单元，每一级所述延时单元包括：
[0007]NMOS晶体管，所述NMOS晶体管的栅极作为本级输入端并连接上一级延时单元的输出端，源极连接地端，漏极作为本级输出端并连接下一级延时单元的输入端；
[0008]电流源，所述电流源包括第一至第四PMOS晶体管，所述第一PMOS晶体管和第三PMOS晶体管的源极连接电源端，所述第一PMOS晶体管的栅极连接所述第二至第四PMOS晶体管的栅极，所述第一PMOS晶体管的漏极连接所述第二PMOS晶体管的源极，所述第二PMOS晶体管的漏极连接地端，所述第三PMOS晶体管的漏极连接所述第四PMOS晶体管的源极，所述第四PMOS晶体管的漏极连接所述本级输出端；
[0009]负向补偿路径，所述负向补偿路径包括第五和第六PMOS晶体管，所述第五PMOS晶体管的源极连接电源端，所述第五PMOS晶体管的栅极连接负向补偿控制信号，所述第五PMOS晶体管的漏极连接所述第六PMOS晶体管的源极，所述第六PMOS晶体管的栅极连接所述第二至第四PMOS晶体管的栅极，所述第六PMOS晶体管的漏极连接所述本级输出端；
[0010]正向补偿路径，所述正向补偿路径包括第七和第八PMOS晶体管，所述第七PMOS晶体管的源极连接电源端，所述第七PMOS晶体管的栅极连接正向补偿控制信号，所述第七PMOS晶体管的漏极连接所述第八PMOS晶体管的源极，所述第八PMOS晶体管的栅极连接所述
本级输入端，所述第八PMOS晶体管的漏极连接所述本级输出端。
[0011]在一个优选例中，所述负向补偿控制信号为模拟控制信号。
[0012]在一个优选例中，所述正向补偿控制信号为数字逻辑控制信号。
[0013]在一个优选例中，每一级所述延时单元的负向补偿控制信号相连。
[0014]在一个优选例中，每一级所述延时单元的正向补偿控制信号相连。
[0015]在一个优选例中，所述环形振荡器包括2N+1级延时单元，其中为N大于等于1的正整数。
[0016]相对于现有技术，本专利技术具有以下有益效果：
[0017]1)本申请采用单端的环形振荡器，单端的电路相比差分结构功耗减半。本设计也可使用两个单端的环形振荡器通过伪差分的形式实现差分输出。
[0018]2)本申请的环形振荡器设计通过分别引入正向补偿和负向补偿的两个补偿路径，即赋予了本环形振荡器两个设计变量去补偿并减弱电源对环形振荡器的输出频率的调制效果，使得设计可以更加灵活。
[0019]3)通过控制环形振荡器中的电流源的退化电阻阻值来实现环形振荡器的频率调谐，从而消除了环形振荡器不起振的风险，设计更加稳定。
[0020]本说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本说明书上述
技术实现思路
中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均应该视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。
附图说明
[0021]图1示出了本专利技术一实施例中环形振荡器的架构图。
[0022]图2示出了本专利技术一实施例中延时单元的示意图。
具体实施方式
[0023]现在将描述本申请的各个方面和示例。以下描述提供了用于彻底理解和实现这些示例的描述的具体细节。然而，本领域技术人员将理解，可以在没有许多这些细节的情况下实践本申请。
[0024]另外，可能未详细示出或描述一些众所周知的结构或功能，以便简明扼要并避免不必要地模糊相关描述。
[0025]在下面给出的描述中使用的术语旨在以其最广泛的合理方式解释，即使它与本申请的某些特定示例的详细描述一起使用。以下甚至可以强调某些术语，然而，任何旨在以任何受限制的方式解释的术语将在本详细描述部分中明确且具体地定义。
[0026]本申请公开了一种对电源扰动不敏感的环形振荡器，图1示出了一个实施例中对
电源扰动不敏感的环形振荡器100的示意图，该环形振荡器100包括若干级延时单元110。在一个实施例中，所述环形振荡器包括2N+1级延时单元，其中为N大于等于1的正整数。
[0027]参考图2所示，每一级所述延时单元110包括：NMOS晶体管NM1、电流源111、负向补偿路径112、正向补偿路径113。
[0028]所述NMOS晶体管Mn1的栅极作为本级输入端Inp并连接上一级延时单元的输出端Outn，源极连接地端，漏极作为本级输出端Outn并连接下一级延时单元的输入端Inp。NMOS管Mn1在本申请中主要是为环形振荡器环路提供环路增益，从而保证环形振荡器的起振条件。
[0029]所述电流源111包括第一PMOS晶体管Mp1、第二PMOS晶体管Mp2、第三PMOS晶体管Mp3、第四PMOS晶体管Mp4，所述第一PMOS晶体管Mp1和第三PMOS晶体管Mp3的源极连接电源端VDD，所述第一PMOS晶体管Mp1的栅极连接所述第二PMOS晶体管Mp2、第三PMOS晶体管Mp3、第四PMOS晶体管Mp4的栅极，所述第一PMOS晶体管Mp1的漏极连接所述第二PMOS晶体管Mp2的源极，所述本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种对电源扰动不敏感的环形振荡器，其特征在于，包括：若干级延时单元，每一级所述延时单元包括：NMOS晶体管，所述NMOS晶体管的栅极作为本级输入端并连接上一级延时单元的输出端，源极连接地端，漏极作为本级输出端并连接下一级延时单元的输入端；电流源，所述电流源包括第一至第四PMOS晶体管，所述第一PMOS晶体管和第三PMOS晶体管的源极连接电源端，所述第一PMOS晶体管的栅极连接所述第二至第四PMOS晶体管的栅极，所述第一PMOS晶体管的漏极连接所述第二PMOS晶体管的源极，所述第二PMOS晶体管的漏极连接地端，所述第三PMOS晶体管的漏极连接所述第四PMOS晶体管的源极，所述第四PMOS晶体管的漏极连接所述本级输出端；负向补偿路径，所述负向补偿路径包括第五和第六PMOS晶体管，所述第五PMOS晶体管的源极连接电源端，所述第五PMOS晶体管的栅极连接负向补偿控制信号，所述第五PMOS晶体管的漏极连接所述第六PMOS晶体管的源极，所述第六PMOS晶体管的栅极连接...

【专利技术属性】
技术研发人员：曾磊，钟英权，
申请(专利权)人：杭州集益威半导体有限公司，
类型：发明
国别省市：