用于EUV掩模坯料的具有多层反射膜的衬底、其制造方法以及EUV掩模坯料技术

本发明专利技术提供一种用于EUV掩模坯料的具有多层反射膜的衬底、其制造方法以及EUV掩模坯料。具体地，提供一种用于EUV掩模坯料的具有多层反射膜的衬底，该衬底包括衬底和形成在衬底上的多层反射膜。多层反射膜包括Si/Mo层叠部和保护层，该保护层含有Ru并包括由Ru组成的下层和由含有Ru和选自除Ru以外的金属和准金属中的至少一种的材料组成的上层。的至少一种的材料组成的上层。的至少一种的材料组成的上层。

【技术实现步骤摘要】
用于EUV掩模坯料的具有多层反射膜的衬底、其制造方法以及EUV掩模坯料
[0001]相关申请的交叉引用
[0002]本非临时申请根据35 U.S.C.
§
119(a)，要求2020年9月10日在日本提交的第2020
‑
151709号专利申请的优先权，其全部内容通过引用并入本文。


[0003]本专利技术涉及作为用于制造EUV掩模的材料的EUV掩模坯料、用于EUV掩模坯料的具有多层反射膜的衬底及其制造方法，该EUV掩模用于制造半导体器件诸如LSI，该衬底用于制造EUV掩模坯料。

技术介绍

[0004]在半导体器件的制造过程中，重复使用光刻技术，其中在向转印掩模照射曝光光的情况下，通过缩小投影光学系统将形成在转印掩模上的电路图案转印到半导体衬底(半导体晶片)上。按常规，由氟化氩(ArF)准分子激光产生的曝光光的主流波长为193nm。通过采用其中多次组合曝光工艺和加工工艺的称为多重图案化的工艺，最终形成了尺寸小于曝光波长的图案。
[0005]然而，因为有必要在器件图案不断小型化的情况下形成更精本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于EUV掩模坯料的具有多层反射膜的衬底，其包括衬底和形成在衬底上的多层反射膜，其中，多层反射膜包括其中Si层与Mo层交替层叠的Si/Mo层叠部和作为最上层形成在Si/Mo层叠部上并与Si/Mo层叠部接触的含有Ru的保护层，保护层包括与Si/Mo层叠部接触地形成的下层和形成在最远离衬底的一侧的上层，下层由Ru组成，且上层由含有Ru和选自除Ru以外的金属和准金属中的至少一种的材料组成。2.权利要求1所述的衬底，其中所述除Ru以外的金属是具有与Ru的标准氧化还原电位相比低的标准氧化还原电位的过渡金属。3.权利要求1所述的衬底，其中所述上层由含有Ru和选自Nb、Zr、Ti、Cr和Si中的至少一种的材料组成。4.权利要求1所述的衬底，其中所述上层由含有Ru和选自金属和准金属中的至少一种的材料组成，所述金属和准金属在使用含有O2气体和Cl2气体的蚀刻气体的干法蚀刻中具有与Ru的蚀刻速率相比低的蚀刻速率。5.权利要求1所述的衬底，其中所述上层具有梯度组成，其中金属或准金属的含量在上层的厚度方向上向远离衬底的一侧连续增加，或者上层由两个或更多个子层构成，并且具有梯度组成，其中子层的金属或准金属的含量在上层的厚度方向上向远离衬底的一侧逐步增加。6.权利要求1所述的衬底，其中所述上层进一步含有氧。7.权利要求1所述的衬底，其中在Si/Mo层叠部的Si层与Mo层之间的一个或多个部分处插入有含有Si和N的层，其与Si层和Mo层都接触。8.权利要求7所述的衬底，其中所述含有Si和N的层的厚度为2nm以下。9.权利要求1所述的衬底，其中所述保护层与所述Si/Mo层叠部的Mo层接触。10.权利要求9所述的衬底，其中多层反射膜的最上部从远离衬底的一侧起由保护层、Mo层、含有Si和N的层和Si层构成。11.权利要求10所述的衬底，其中在最上部，保护层的厚度为4nm以下，Mo层的厚度为1nm以下，含有Si和N的层的厚度为2nm以下，Si层的厚度为4nm以下。12.权利要求1所述的衬底，其中所述Si/Mo层叠部包括30个以上的三层层叠结构单元，并且所述三层层叠结构单元从衬底侧起由以下层构成，i)Si层、与Si层接触地形成的含有Si和N的层、以及与含有Si和N的层接触地形成的Mo层，或；ii)Mo层、与Mo层接触地形成的含有Si和N的层、以及与含有Si和N的层接触地形成的Si层。13.权利要求1所述的衬底，其中所述Si/Mo层叠部包括30个以上的四层层叠结构单元，所述四层层叠结构单元从衬底侧起由Si层、与Si层接触地形成的含有Si和N的层、与含有Si和N的层接触地形成的Mo层、以及与Mo层接触地形成的含有Si和N的层构成。14.权利要求1所述的衬底，其中所述多层...

【专利技术属性】
技术研发人员：稻月判臣，寺泽恒男，高坂卓郎，金子英雄，西川和宏，
申请(专利权)人：信越化学工业株式会社，
类型：发明
国别省市：