一种接口、数据处理方法、装置及网络设备制造方法及图纸

本申请实施例公开了一种接口、数据处理方法、装置及网络设备，该接口能够被PHY芯片中的多个PHY模块和MAC芯片中的多个MAC模块共享，利用时隙和PHY模块之间的关系以及时隙和MAC模块之间的关系，通过每个方向对应的一条物理通道实现PHY芯片和MAC芯片之间多种不同速率的数据码流传输，不仅无需占用大量的芯片管脚和电路板面积，而且解决了现有的串行化MII无法兼容多种不同速率以及无法实现多个PHY模块和多个MAC模块共享的问题，实现了PHY芯片和MAC芯片之间多种不同速率的数据码流有序传输的效果。的效果。的效果。

【技术实现步骤摘要】
一种接口、数据处理方法、装置及网络设备
[0001]本申请要求于2020年8月17日提交中国国家知识产权局、申请号为202010827823.7、申请名称为“接口、计算设备及网络系统”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。


[0002]本申请涉及通信
，特别是涉及一种接口、数据处理方法、装置及网络设备。

技术介绍

[0003]由于介质无关接口(英文：media independent interface，简称：MII)不受PHY采用的信号传递介质的影响，所以，为了满足一种介质访问控制(英文：Media Access Control，简称：MAC)芯片适配多种不同介质类型的物理层(英文：physical layer，简称：PHY) 芯片的需求，通常采用MII进行MAC芯片与PHY芯片之间的通信，但是目前的MII实现的效果不好，无法满足实际需求。

技术实现思路

[0004]基于此，本申请实施例提供了一种接口、数据处理方法、装置及网络设备，满足MAC 芯片和PHY芯片之间更高的通信需求。
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【技术保护点】

【技术特征摘要】
1.一种接口，其特征在于，包括编码单元、分配单元和开销帧控制单元，其中：所述开销帧控制单元，用于基于从介质访问控制MAC芯片中对应的多个MAC模块接收的数据码流，生成第一开销帧；所述编码单元，用于将所述数据码流编码为对应的数据码块；所述分配单元，用于根据所述第一开销帧，将所述数据码块分配到对应的时隙，生成第一码块流，所述第一码块流包括所述第一开销帧和多个数据码块。2.根据权利要求1所述的接口，其特征在于，所述第一开销帧包括一个时隙周期内各个时隙对应的MAC模块的速率和MAC模块的标识。3.根据权利要求2所述的接口，其特征在于，所述分配单元，具体用于：根据所述第一开销帧中携带的各个时隙对应的MAC模块的标识，将每个MAC模块对应的数据码块填充到该MAC模块的标识对应的时隙；根据填充完成的多个数据码块和所述第一开销帧，生成所述第一码块流。4.根据权利要求1
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3任一项所述的接口，其特征在于，当第一时隙对应第一MAC模块和第二MAC模块时，所述第一开销帧还包括第一指示信息，所述第一指示信息用于指示所述第一时隙被多个MAC模块复用。5.根据权利要求4所述的接口，其特征在于，所述第一开销帧还包括扩展开销块，所述扩展开销块中包括所述第一时隙的标识、所述第一MAC模块的速率、所述第一MAC模块的标识、所述第二MAC模块的速率和所述第二MAC模块的标识。6.根据权利要求4所述的接口，其特征在于，所述第一开销帧中所述第一时隙对应的字段，在第一时隙周期内携带所述第一MAC模块的速率和所述第一MAC模块的标识，在第二时隙周期内携带所述第二MAC模块的速率和所述第二MAC模块的标识，在第三时隙周期内携带所述第一MAC模块的速率和所述第一MAC模块的标识，在第四时隙周期内携带所述第二MAC模块的速率和所述第二MAC模块的标识，所述第一时隙周期和所述第二时隙周期相邻，所述第二时隙周期和所述第三时隙周期相邻，所述第三时隙周期和所述第四时隙周期相邻。7.一种接口，其特征在于，包括分配单元，其中：所述分配单元，用于根据第一码块流中的第一开销帧，将所述第一码块流中的数据码块分配到对应的介质访问控制MAC模块，所述第一码块流为所述接口从物理层PHY芯片接收的。8.根据权利要求7所述的接口，其特征在于，每个MAC模块对应的数据码块在所述第一码块流中的填充频率根据该MAC模块的速率和每个时隙对应的等效带宽确定。9.一种接口，其特征在于，包括编码单元、分配单元和开销帧控制单元，其中：所述开销帧控制单元，用于基于从物理层PHY芯片中对应的多个PHY模块接收的数据码流，生成第一开销帧；所述编码单元，用于将所述数据码流编码为对应的数据码块；所述分配单元，用于根据所述第一开销帧，将所述数据码块分配到对应的时隙，生成第一码块流，所述第一码块流包括所述第一开销帧和多个数据码块。10.根据权利要求9所述的接口，其特征在于，所述第一开销帧包括一个时隙周期内各个时隙对应的PHY模块的速率和PHY模块的标识。11.根据权利要求10所述的接口，其特征在于，所述分配单元，具体用于：
根据所述第一开销帧中携带的各个时隙对应的PHY模块的标识，将每个PHY模块对应的数据码块填充到该PHY模块的标识对应的时隙；根据填充完成的多个数据码块和所述第一开销帧，生成所述第一码块流。12.根据权利要求9
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11任一项所述的接口，其特征在于，所述接口支持的总带宽等于所述PHY芯片的总带宽。13.一种接口，其特征在于，包括分配单元，其中：所述分配单元，用于根据第一码块流中的第一开销帧，将所述第一码块流中的数据码块分配到第一物理层PHY芯片对应的PHY模块，所述第一码块流为所述接口从介质访问控制MAC芯片接收到的。14.根据权利要求13所述的接口，其特征在于，所述第一PHY芯片还包括第一扩展的接口，所述第一扩展的接口，用于和第二PHY芯片的第二扩展的接口通信，所述第二PHY芯片包括多个PHY模块。15.根据权利要求14所述的接口，其特征在于，所述分配单元，具体用于：按照所述第一码块流中的第一开销帧，将所述第一码块流中的部分数据码块分配到所述第一PHY芯片对应的PHY模块；按照所述第一码块流中的第一开销帧，将所述第一码块流中的另一部分数据码块通过所述第一扩展的接口和所述第二扩展的接口，分配到所述第二PHY芯片对应的PHY模块。16.根据权利要求14或15所述的接口，其特征在于，所述接口支持的总带宽等于所述第一PHY芯片的总带宽和所述第二PHY芯片的总带宽之和。17.根据权利要求1
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16任一项所述的接口，其特征在于，所述第一开销帧包括的开销块个数根据第一码块流的一个时隙周期包括的时隙个数确定。18.根据权利要求1
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17任一项所述的接口，其特征在于，所述第一开销帧还包括下述信息中的任意一个或多个：第二指示信息，所述第二指示信息用于表征所述第一开销帧；时隙状态标识Reset信息，所述Reset信息用于表征所述时隙状态为默认状态或协商状态；远端PHY故障告警RPF指示位；和本端PHY故障LPF指示位。19.根据权利要求18所述的接口，其特征在于，所述第二指示信息包括下述信息中的一个或多个：同步头SH字段、0x4B字段和0x5字段，其中，SH字段的取值为10。20.根据权利要求18或19所述的接口，其特征在于，所述第一开销帧还包括下述信息中的一个或多个：循环冗余码校验CRC信息、所述接口支持的总带宽和保留字段。21.一种接口，其特征在于，包括编码单元、分配单元和开销帧控制单元，其中：所述开销帧控制单元，用于生成第一开销帧；所述编码单元，用于将所述数据码流编码为对应的数据码块；所述分配单元，用于根据配置信息，将所述数据码块分配到对应的时隙，生成第一码块流，所述配置信息用于指示介质访问控制MAC芯片中的MAC模块和时隙的对应关系，所述第一码块流包括所述第一开销帧和多个数据码块，所述第一开销帧用于指示所述第一码块流
的起始位置。22.一种接口，其特征在于，包括分配单元，其中：所述分配单元，用于根据第一开销帧，确定第一码块流中的数据码块的位置，并根据配置信息，将所述第一码块流中的数据码块分配到介质访问控制MAC芯片对应的MAC模块，所述MAC芯片中保存所述配置信息，所述配置信息用于指示所述MAC芯片中的MAC模块和时隙的对应关系，所述第一码块流为所述接口从物理层PHY芯片接收的。23.一种接口，其特征在于，包括编码单元、分配单元和开销帧控制单元，其中：所述开销帧控制单元，用于生成第一开销帧；所述编码单元，用于将所述数据码流编码为对应的数据码块；所述分配单元，用于根据配置信息，将所述数据码块分配到对应的时隙，生成第一码块流，所述配置信息用于指示物理层PHY芯片中的PHY模块和时隙的对应关系，所述第一码块流包括所述第一开销帧和多个数据码块，所述第一开销帧用于指示所述第一码块流的起始位置。24.一种接口，其特征在于，包括分配单元，其中：所述分配单元，用于根据第一开销帧，确定第一码块流中的数据码块的位置，并根据配置信息，将所述第一码块流中的数据码块分配到物理层PHY芯片对应的PHY模块，所述PHY芯片中保存所述配置信息，所述配置信息用于指示所述PHY芯片中的PHY模块和时隙的对应关系，所述第一码块流为所述接口从介质访问控制MAC芯片接收的。25.根据权利要求21
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24任一项所述的接口，其特征在于，所述MAC芯片中的MAC模块和所述PHY芯片中的PHY模块一一对应。26.根据权利要求21
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25任一项所述的接口，其特征在于，所述第一开销帧包括用于表征该帧为开销帧的指示信息，所述指示信息为下述信息中的一个或多个：同步头SH字段、0x4B字段和0x5字段，其中，SH字段的取值为10。27.根据权利要求1
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26任一项所述的接口，其特征在于，所述MAC芯片中所有MAC模块的速率之和小于或等于所述接口支持的总带宽。28.根据权利要求27所述的接口，其特征在于，所述MAC芯片中包括的MAC模块的数量大于或等于所述PHY芯片中包括的PHY模块的数量。29.根据权利要求1
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28任一项所述的接口，其特征在于，码块流的一个时隙周期包括的时隙个数为所述接口连接的物理层PHY芯片包括的PHY模块的个数的正整数倍。30.根据权利要求1
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29任一项所述的接口，其特征在于，每个时隙对应的等效带宽为所述接口支持的总带宽除以码块流一个时隙周期所包括的时隙个数。31.根据权利要求1
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30任一项所述的接口，其特征在于，当所述接口支持的总带宽小于40千兆比特/秒时，所述接口中的编码单元按照IEEE 802.3中第49条的方式进行64B/66B编码。32.根据权利要求1
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30任一项所述的接口，其特征在于，当所述接口支持的总带宽大于或等于40千兆比特/秒时，所述接口中的编码单元按照IEEE 802.3中第82条的方式进行64B/66B编码。33.一种数据处理方法，其特征在于，接口连接介质访问控制MAC芯片，所述MAC芯片包
括第一MAC模块和第二MAC模块，所述方法包括：根据来自所述第一MAC模块的第一数据码流和来自所述第二MAC模块的第二数据码流，生成第一开销帧，所述第一开销帧用于指示所述第一数据码流和所述第二数据码流对应的时隙；对所述第一数据码流和所述第二数据码流分别进行编码，得到第一数据码块和第二数据码块；基于所述第一开销帧，将所述第一数据码块插入第一时隙，将所述第二数据码块插入第二时隙，生成第一码块流，所述第一码块流包括第一开销帧、所述第一时隙中插入的所述第一数据码块，所述第二时隙中插入的所述第二数据码块。34.根据权利要求33所述的方法，其特征在于，还包括：采用串行解串器SerDes对所述第一码块流进行串行化处理，获得第一处理结果；将所述第一处理结果发送给第一物理层PHY芯片。35.根据权利要求34所述的方法，其特征在于，还包括：从所述第一PHY芯片接收第二处理结果；采用所述SerDes对所述第二处理结果进行解串行处理，获得的第二码块流；根据所述第二码块流中的第二开销帧，将所述第二码块流中的数据码块分配到所述MAC芯片对应的多个MAC模块。36.根据权利要求33所述的方法，其特征在于，还包括：采用扰码处理单元对所述第一码块流进行扰码，得到更新后的...

【专利技术属性】
技术研发人员：刘永志，何向，张琴，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：