一种数字信号的测量系统和测试装置制造方法及图纸

本实用新型专利技术涉及信号测量领域，公开了一种数字信号的测量系统和测试装置，其包括延时链用于提高输入信号的上升沿和下降沿时间测量的精度；通过延时链的输出检测出信号边沿并记录下边沿时间戳；依据上升沿和下降沿的时间戳，从而实时计算输入信号的数据信息；依据人机交互接口输入信号的测量数据读取命令，获取缓存的当前测量数据信息；人机交互接口，用户通过人机交互接口直接读取最新的测量数据。通过数字信号的测量方法支持1hz～100Mhz频率数字信号的测量，分辨率达到50ps。测量速度快，只要捕捉到一个完整信号周期实时计算当前信号周期时间、频率、高低电平时间、占空比。占空比。占空比。

【技术实现步骤摘要】
一种数字信号的测量系统和测试装置


[0001]本技术涉及信号测量领域，尤其涉及了一种数字信号的测量系统和测试装置。

技术介绍

[0002]仪器仪表、芯片自动化测试设备等需要对数字信号进行周期、频率、占空比等特征测量。需要较宽频率测量范围和测量精度，特别是高频测量决定了设备的性能极限。测量速度又决定了设备的测试效率；现有的技术都是被动测量，只有发起测量命令后才开始进行测量，然后经过一个测量等待过程，在测量结束后才能获取测量数据，测量效率低。
[0003]例如专利名称，一种频率测量方法、装置和频率计；专利申请号： CN201110431534.6；申请日为：2011
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21；专利中记载了，一种频率测量方法、装置和频率计专利公开了将待测信号通过信号调理电路变成标准的数字信号后输入数字逻辑器件内部；在数字逻辑器件内部通过边沿检测电路检测所述待测信号的边沿；若检测到所述待测信号的边沿出现，则测频控制状态机根据测频指令信号进行等精度测频或者测周期来得到所述待测信号的频率。
[0004]现有技术对于数字信号的测量只有发起测量命令后才开始进行测量，其测量时间长，测量效率低。

技术实现思路

[0005]本技术针对现有技术对于数字信号的测量只有发起测量命令后才开始进行测量，其测量时间长，测量效率低缺点，提供了一种数字信号的测量系统和测试装置。
[0006]为了解决上述技术问题，本技术通过下述技术方案得以解决：
[0007]一种数字信号的测量系统，其包括硬件调理模块和FPGA数字逻辑模块，将待测信号源通过硬件调理模块变成数字信号后输入至 FPGA数字逻辑模块；FPGA数字逻辑模块包括延时链、边沿检测模块、实时计算模块、数据缓存模块和人机交互接口；
[0008]延时链用于提高输入信号的上升沿和下降沿时间测量的精度；
[0009]边沿检测模块通过延时链的输出检测出信号边沿并记录下边沿时间戳；
[0010]实时计算模块，依据上升沿和下降沿的时间戳，从而实时计算输入信号的数据信息；
[0011]数据缓存模块，依据人机交互接口输入信号的测量数据读取命令，获取缓存的当前测量数据信息；
[0012]人机交互接口，用户通过人机交互接口直接读取最新的测量数据。
[0013]通过延时链和边沿检测能够精确测量输入信号的上升沿时间戳和下降沿时间戳；实时测量，实时检测信号边沿，不管上层有没有发起测量命令，底层都会自动检测信号边沿然后实时计算更新，当上层需要进行测量的时候直接读取底层自动刷新的数据就可以，缩短测量时间，提高测量效率。
[0014]作为优选，实时计算模块包括频率模块、周期模块、高低电平宽度模块和占空比模块；
[0015]频率模块，用于获取输入信号的频率；
[0016]周期模块，用于获取输入信号的周期；
[0017]高低电平宽度模块，用于获取输入信号的高电平宽度和低电平宽度；
[0018]占空比模块，用于获取输入信号的占空比。
[0019]作为优选，延时链包括N个抽头延时电路。
[0020]作为优选，延时电路为FPGA内部逻辑器件组成。
[0021]一种数字信号的测试装置，包括数字信号的测量系统。
[0022]本技术由于采用了以上技术方案，具有显著的技术效果：
[0023]通过延时链和边沿检测能够精确测量输入信号的上升沿时间戳和下降沿时间戳；实时测量，实时检测信号边沿，不管上层有没有发起测量命令，底层都会自动检测信号边沿然后实时计算更新，当上层需要进行测量的时候直接读取底层自动刷新的数据就可以，缩短测量时间，提高测量效率。
[0024]延时链有N个抽头组成，每个抽头的延时时间在50ps以内，所以本方法的计算值分辨率可以做到50ps以内，有较高的精度。FPGA 数字逻辑模块采用FPGA模块，FPGA的工作时钟250Mhz，通过其设计的数字信号测量系统最高可以对100Mhz的数字信号进行测量。理论上没有最低频率限制，但是出于实际使用考虑，限制最低频率为 1hz。
[0025]通过数字信号的测量方法支持1hz～100Mhz范围内所有频率数字信号的测量，较宽的频率测量范围，较高的测量精度，分辨率达到 50ps。测量速度快，只要捕捉到一个完整信号周期就可以实时计算出当前信号周期时间、频率、高电平时间、低电平时间、占空比等数据。
附图说明
[0026]图1是本技术的系统图。
[0027]图2是本技术的延时链电路图。
[0028]图3是本技术的周期时间波形图。
[0029]图4是本技术的波形图。
[0030]图5是本技术的系统图。
具体实施方式
[0031]下面结合附图与实施例对本技术作进一步详细描述。
[0032]实施例1
[0033]一种数字信号的测量系统，其包括硬件调理模块和FPGA数字逻辑模块，将待测信号源通过硬件调理模块变成数字信号后输入至 FPGA数字逻辑模块；FPGA数字逻辑模块包括延时链、边沿检测模块、实时计算模块、数据缓存模块和人机交互接口；
[0034]延时链用于提高输入信号的上升沿和下降沿时间测量的精度；
[0035]边沿检测模块通过延时链的输出检测出信号边沿并记录下边沿时间戳；
[0036]实时计算模块，依据上升沿和下降沿的时间戳，从而实时计算输入信号的数据信
息；
[0037]数据缓存模块，依据人机交互接口输入信号的测量数据读取命令，获取缓存的当前测量数据信息；
[0038]人机交互接口，用户通过人机交互接口直接读取最新的测量数据。实时检测信号进行计算，当人机接口发起测量指令时，可以直接读取测量结果，缩短测量时间，提高测量效率。
[0039]实时计算模块包括频率模块、周期模块、高低电平宽度模块和占空比模块；
[0040]频率模块，用于获取输入信号的频率；
[0041]周期模块，用于获取输入信号的周期；
[0042]高低电平宽度模块，用于获取输入信号的高电平宽度和低电平宽度；
[0043]占空比模块，用于获取输入信号的占空比。
[0044]延时链包括N个抽头延时电路。这里的N设置为255。
[0045]延时电路为FPGA内部逻辑器件组成。
[0046]延时链有N个抽头组成，每个抽头的延时时间在50ps以内，所以本方法的计算值分辨率可以做到50ps以内，有较高的精度。FPGA 数字逻辑模块采用FPGA模块，FPGA的工作时钟250Mhz，通过其设计的数字信号测量系统最高可以对100Mhz的数字信号进行测量。理论上没有最低频率限制，但是出于实际使用考虑，限制最低频率为 1hz。
[0047]实施例2
[0048]在实施例1基础上，为了实现测量系统其采用的数字信号的测量方法，包括，将待测信号源通过信号调本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数字信号的测量系统，包括硬件调理模块和FPGA数字逻辑模块，待测信号源通过硬件调理模块变成数字信号，输入至FPGA数字逻辑模块；其特征在于，FPGA数字逻辑模块包括延时链、边沿检测模块、实时计算模块、数据缓存模块和人机交互接口；延时链，用于提高输入信号的上升沿和下降沿时间测量的精度；边沿检测模块，边沿检测模块用于检测出信号边沿并记录下边沿时间戳，通过延时链的输出；实时计算模块，实时计算模块用于计算输入信号的数据信息，依据上升沿和下降沿的时间戳；数据缓存模块，用于获取缓存的当前测量数据信息，依据人机交互接口输入信号的测量数据读取命令；人机交互接口，用于获取测量数据，通过人机交互接口直接读取。2.根据权利要求1所述的一种数字信号的测量系统，其特征在于，实时计算...

【专利技术属性】
技术研发人员：邬刚，朱明鉴，
申请(专利权)人：杭州加速科技有限公司，
类型：新型
国别省市：