本发明专利技术公开了一种存储器内运算装置，其中，包括存储器阵列、p
【技术实现步骤摘要】
存储器内运算装置
[0001]本专利技术是有关于一种存储器内运算装置，且特别是有关于一种可降低数据存储的需求的存储器内运算装置。
技术介绍
[0002]近年来，用于边缘计算的深度类神经网络(Deep neural networks，DNN)的人工智能(AI)加速器，对于人工智能型的物联网(AIoT)的应用程序的整合与实施变得越来越重要。除了传统的冯
·
诺依曼(Von Neumann)计算结构外，一种可进一步提升计算效率的存储器内运算(Computation In Memory，CIM)的架构被提出。
[0003]然而，在多个输入信号以及多个权重的乘加运算中，大范围的以及大量的数据无法避免的会被产生，因此，要如何减低存储器内运算装置所需的数据存储的需求以及功率消耗，成为本领域技术人员的重要课题。
技术实现思路
[0004]本专利技术提供一种存储器内运算装置，可降低数据存储的需求。
[0005]本专利技术的存储器内运算装置包括存储器阵列、p
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q个模拟数字转换器以及阶梯式加法器。存储器阵列区分为p
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q个存储分区(tiles)，其中p、q均为大于1的正整数。各存储分区具有多条分区位线，以分别通过多个位线选择开关耦接至对应的总体位线。位线选择开关分别依据多个控制信号以被导通或断开。存储器阵列接收多个输入信号。模拟数字转换器分别耦接至存储分区的多条总体位线。模拟数字转换器分别转换总体位在线的电信号以产生数字的p
×
q个子输出值。阶梯式加法器耦接模拟数字转换器，针对子输出值执行加法运算以产生运算结果。
[0006]基于上述，本专利技术通过将存储器阵列区分为多个存储分区，各存储分区可通过调整位线选择开关的导通数量来调整权重的位数。多个存储分区依据所接收的输入信号分别产生多个子输出值。再通过阶梯式加法器来针对子输出值执行加法运算以产生运算结果。通过上述的架构，存储器内运算装置中，用来执行乘加运算的数据存储的需求可以减小，可有效降低硬件成本以及功率消耗，并提升计算的速率。
附图说明
[0007]图1绘示本专利技术一实施例的存储器内运算装置的示意图。
[0008]图2A绘示本专利技术实施例的存储器内运算装置中的存储器阵列的分割方式的示意图。
[0009]图2B以及图2C绘示本专利技术实施例的权重位数调整方式的示意图。
[0010]图3A以及图3B分别绘示本专利技术实施例的存储分区的不同实施方式的示意图。
[0011]图4绘示本专利技术实施例的阶梯式加法器的实施方式的示意图。
[0012]图5绘示本专利技术实施例的第一子阶梯式加法器的实施方式的示意图。
[0013]图6绘示本专利技术实施例的第二子阶梯式加法器的实施方式的示意图。
[0014]图7绘示本专利技术另一实施例的存储器内运算装置的部分电路的示意图。
[0015]【符号说明】
[0016]100、700：存储器内运算装置
[0017]110、200：存储器阵列
[0018]120、400：阶梯式加法器
[0019]411～41p、500：第一子阶梯式加法器
[0020]420、600：第二子阶梯式加法器
[0021]720：正规化电路
[0022]721：乘法器
[0023]722：全加器
[0024]730：量化器
[0025]731：除法器
[0026]AD11～ADqp：模拟数字转换器
[0027]BF：偏移参数
[0028]BL1～BLL：分区位线
[0029]BLT1～BLT6：位线选择开关
[0030]CDR1～CDRp：第一方向运算结果
[0031]CR：运算结果
[0032]CSL：共同源极线
[0033]CT1～CT6：控制信号
[0034]DEN：参考数值
[0035]FAD11～FADN1、FAD11a～FADM1a：全加器
[0036]GBL、GBL_11～GBL_qp：总体位线
[0037]IN11～INp4：输入信号
[0038]LA1～LAN、LB1～LBM：层
[0039]MB11～MBqp：存储分区
[0040]MC1～MCK+1：存储单元
[0041]NCR：调整后运算结果
[0042]OCR：输出运算结果
[0043]SF：缩放倍率
[0044]SF11～SFN1、SF11a～SFM1a：移位器
[0045]ST1～STK+1：选择开关
[0046]SV11～SVqp：子输出值
具体实施方式
[0047]请参照图1，图1绘示本专利技术一实施例的存储器内运算装置的示意图。存储器内运算装置100可应用于深度类神经网络(Deep neural networks，DNN)的计算。存储器内运算装置100包括存储器阵列110、p
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q个模拟数字转换器AD11～ADqp以及阶梯式加法器120。在
本实施例中，存储器阵列110可被区分为p
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q个存储分区MB11～MBqp，其中的p、q均为大于1的正整数。各存储分区MB11～MBqp均可接收多个输入信号。各存储分区MB11～MBqp中的多个存储单元并提供多个权重值，并依据输入信号以及权重值执行乘加运算。
[0048]模拟数字转换器AD11～ADqp分别耦接至存储分区MB11～MBqp。在本实施例中，各存储分区MB11～MBqp中具有总体位线(global bit line)。模拟数字转换器AD11～ADqp分别耦接至存储分区MB11～MBqp的总体位线。模拟数字转换器AD11～ADqp并分别针对存储分区MB11～MBqp的总体位在线的电信号进行数比数位转换动作，并藉以产生p
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q个子输出值SV11～SVqp。其中，上述的电信号可以为电压信号或是电流信号。
[0049]在本实施例中，每一存储分区MB11～MBqp中均具有多条分区位线。对应相同的存储分区中的所有分区位线，均耦接至相对应的总体位线。
[0050]阶梯式加法器120则耦接至模拟数字转换器AD11～ADqp。阶梯式加法器120接收子输出值SV11～SVqp，并针对子输出值AD11～ADqp执行加法运算，并藉以产生运算结果CR。
[0051]以下请参照图2A，图2A绘示本专利技术实施例的存储器内运算装置中的存储器阵列的分割方式的示意图。在本实施例中，存储器阵列200包括多个或非门快闪(NOR flash)存储单元。存储器阵列200可区分为p
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q个存储分区MB11～MBqp，其中包括p个存储分区列以及q个存储分区行。p、q均为大于1的正整数。存储分区MB11～MBqp分别具有多个总体位线GBL_11～GBL_qp。设置在相同列的存储分区MB11～MBqp可接收相同的输入信号，例如，与本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种存储器内运算装置，其中，包括：一存储器阵列，区分为p
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q个存储分区，p、q均为大于1的正整数，该存储器阵列接收多个输入信号，这些存储分区分别耦接至多条总体位线，其中各该存储分区具有多条分区位线，这些分区位线分别通过多个位线选择开关以耦接至对应的总体位线，这些位线选择开关分别依据多个控制信号以被导通或断开；p
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q个模拟数字转换器，分别耦接至这些总体位线，这些模拟数字转换器分别转换这些总体位在线的电信号以产生数字的p
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q个子输出值；以及一阶梯式加法器，耦接这些模拟数字转换器，针对这些子输出值执行一加法运算以产生一运算结果。2.根据权利要求1所述的存储器内运算装置，其中，各该存储分区的这些位线选择开关的被导通数量表示各该存储分区的权重位数。3.根据权利要求1所述的存储器内运算装置，其中，该阶梯式加法器包括：p个第一子阶梯式加法器，各该第一子阶梯式加法器分别耦接q个这些模拟数字转换器，这些第一子阶梯式加法器分别产生p个第一方向运算结果；以及一第二子阶梯式加法器，耦接这些第一子阶梯式加法器，依据这些第一方向运算结果以产生该运算结果。4.根据权利要求3所述的存储器内运算装置，其中，各该第一子阶梯式加法器具有N个层，各个层中包括至少一全加器以及至少一移位器，其中N＝log
2 q。5.根据权利要求4所述的存储器内运算装置，其中，各该第一子阶梯式加法器的第一层具有q/2个该至少一全加器以及q/2个该至少一移位器，该至少一全加器以及该至少一移位器依序交错排列以分别接收对应的这些子输出值。6.根据权利要求5所述的存储器内运算装置，其中，各该第一子阶梯式加法器的第r层中具有q/2
r
个该至少一全加器以及q/2
r
个该至少一移位器，相同层中的该至少一全加器以及该至少一移位器依序交错排列，并分别耦接前一层的该至少一全...
【专利技术属性】
技术研发人员：许柏凯，叶腾豪，徐子轩，吕函庭，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：
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