集成芯片及用于形成沟槽电容器的方法技术

本公开的各个实施例针对具有用于良品率改进的沟槽图案的沟槽电容器。沟槽电容器位于衬底上并且包括多个电容器段。电容器段根据沟槽图案延伸到衬底中并且在轴线上以间距隔开。多个电容器段包括位于沟槽电容器的边缘处的边缘电容器段和位于沟槽电容器的中心处的中心电容器段。边缘电容器段的宽度大于中心电容器段的宽度和/或边缘电容器段处的间距大于中心电容器段处的间距。更大的宽度可以促进应力吸收，并且更大的间距可以增加沟槽电容器的热膨胀应力最大的边缘处的衬底刚度，从而减少衬底弯曲和沟槽耗竭以改进良品率。本申请的实施例提供了集成芯片及用于形成沟槽电容器的方法。法。法。

【技术实现步骤摘要】
集成芯片及用于形成沟槽电容器的方法


[0001]本申请的实施例涉及集成芯片及用于形成沟槽电容器的方法。

技术介绍

[0002]集成无源器件(IPD)是集成在半导体衬底上的一个或多个无源器件的集合。无源器件可以包括例如电容器、电阻器、电感器等。IPD使用半导体制造工艺形成，并封装为集成电路(IC)。与分立无源器件相比，这获得了尺寸减小、成本降低以及功能密度提高。IPD可以应用于移动设备和应用处理器。

技术实现思路

[0003]本申请的实施例提供一种集成芯片，包括：衬底；和沟槽电容器，位于所述衬底上，并且包括延伸到所述衬底中的多个电容器段；其中，所述多个电容器段包括位于所述沟槽电容器的边缘处的边缘电容器段和位于所述沟槽电容器的中心处的中心电容器段，所述电容器段在轴线上以间距隔开，并且所述边缘电容器段的宽度大于所述中心电容器段的宽度和/或所述边缘电容器段处的间距大于所述中心电容器段处的间距。
[0004]本申请的实施例提供一种集成芯片，包括：衬底，包括第一衬底段和第二衬底段；和沟槽电容器，位于所述衬底上，并且包括中心电容器段、中间电容器段和边缘电容器段；其中，所述中心电容器段、所述中间电容器段和所述边缘电容器段延伸到所述衬底中，所述中心电容器段和所述边缘电容器段分别位于所述沟槽电容器的中心和所述沟槽电容器的边缘处，所述中间电容器段位于所述中心电容器段和所述边缘电容器段之间，所述第一衬底段和所述第二衬底段分别将所述中间电容器段与所述中心电容器段和所述边缘电容器段分离，并且所述边缘电容器段的宽度大于所述中心电容器段的宽度和/或所述第二衬底段的宽度大于所述第一衬底段的宽度。
[0005]本申请的实施例还提供一种用于形成沟槽电容器的方法，所述方法包括：对衬底进行图案化以在所述衬底中形成沟槽图案，其中，所述沟槽图案包括沿轴线以间距隔开的多个沟槽段，其中，所述多个沟槽段包括分别位于所述沟槽图案的边缘和所述沟槽图案的中心处的边缘沟槽段和中心沟槽段，并且其中，所述边缘沟槽段的宽度大于所述中心沟槽段的宽度和/或所述边缘沟槽段处的间距大于所述中心沟槽段处的间距；在所述衬底上方堆叠沉积下部电极层、电极介电层和上部电极层，并对所述沟槽段加衬，其中，所述电极介电层位于所述下部电极层和所述上部电极层之间；以及对所述下部电极层和所述上部电极层和所述电极介电层进行图案化以分别形成多个电容器电极和电容器介电层。
[0006]本申请的实施例提供了用于沟槽电容器良品率改进的沟槽图案。
附图说明
[0007]当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比率绘制。实际上，为了清楚的讨论，
各种部件的尺寸可以被任意增加或减少。
[0008]图1示出具有用于良品率改进的沟槽图案的沟槽电容器的一些实施例的截面图。
[0009]图2示出图1的沟槽电容器的其中沟槽电容器具有附加的沟槽内电容器段和附加的衬底段的一些替代实施例的截面图。
[0010]图3示出图2的沟槽内电容器段的一些实施例的顶部布局。
[0011]图4A
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图4E示出图3的沟槽内电容器段的一些替代实施例的顶部布局。
[0012]图5
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图9示出其中沟槽图案变化的图2的沟槽电容器的一些替代实施例的截面图。
[0013]图10示出图2的其中沟槽电容器被分布在沟槽内电容器段上的多个沟槽电容器代替的一些替代实施例的截面图。
[0014]图11
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图15示出图2的其中去除或添加部件的沟槽电容器的一些替代实施例的截面图。
[0015]图16示出包括图2的沟槽电容器的集成无源器件(IPD)封装件的一些实施例的截面图。
[0016]图17示出包括图16的IPD封装件的集成的扇出封装件上封装件(InFO
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PoP)结构的一些实施例的截面图。
[0017]图18示出包括图2的沟槽电容器的插入件的一些实施例的截面图。
[0018]图19示出包括图18的插入件的衬底上晶圆上芯片(CoWoS)封装件。
[0019]图20
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图31示出具有用于良品率改进的沟槽图案的沟槽电容器的形成方法的一些实施例的一系列截面图。
[0020]图32示出图20
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图31的方法的一些实施例的框图。
具体实施方式
[0021]本专利技术提供了许多不同的实施例或实例，用于实现本专利技术的不同特征。以下将描述组件和布置的具体实例以简化本专利技术。当然这些仅是实例并不旨在限定。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本专利技术在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
[0022]此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。空间关系术语旨在包括除了在图中所描述的方向之外的使用或操作中的器件的不同方向。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
[0023]集成无源器件(IPD)可以包括衬底和位于衬底上的沟槽电容器。沟槽电容器包括多个电容器电极和多个电容器介电层。电容器电极和电容器介电层在衬底上方交替堆叠，并且限定多个沟槽内电容器段。沟槽内电容器段延伸到衬底中，并且通过衬底的段在横向上彼此分离。沟槽内电容器段和衬底段具有平行伸长的线形顶部布局，并且具有均匀的宽度。
[0024]沟槽电容器的挑战在于衬底、电容器介电层和电容器电极可以具有不同的热膨胀
系数。例如，沟槽电容器的金属材料可以具有比衬底更高的热膨胀系数。在高温工艺或高压工艺期间，不同的热膨胀系数可以使得沟槽内电容器段的膨胀速度快于衬底。结果，沟槽内电容器段可以在衬底上施加应力。由于沟槽电容器中的对称性以及因此应力图案中的对称性，应力在沟槽电容器的中心处是中性的。但是，应力从沟槽电容器的中心到沟槽电容器的边缘在与沟槽内电容器段和衬底段伸长的方向垂直的方向上增加。应力可以使得衬底段弯曲和/或沟槽耗竭，特别是在沟槽电容器的边缘处。沟槽耗竭可以例如对应于由于应力使电容器介电层变薄而引起的电容器介电层的介电击穿。此外，随着衬底段和沟槽段越来越小，预期应力将变差。衬底段的弯曲和/或沟槽耗竭又降低了批量制造良品率。
[0025]本公开的各个实施例针对具有用于良品率改进的沟槽图案的沟槽电容器的形成方法以及所得的沟槽电容器。根据一些实施例，沟槽电容器位于衬底上并且包括多个沟槽内电容器段。多个沟槽内电容器段包本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成芯片，包括：衬底；和沟槽电容器，位于所述衬底上，并且包括延伸到所述衬底中的多个电容器段；其中，所述多个电容器段包括位于所述沟槽电容器的边缘处的边缘电容器段和位于所述沟槽电容器的中心处的中心电容器段，所述电容器段在轴线上以间距隔开，并且所述边缘电容器段的宽度大于所述中心电容器段的宽度和/或所述边缘电容器段处的间距大于所述中心电容器段处的间距。2.根据权利要求1所述的集成芯片，其中，所述边缘电容器段的宽度大于所述中心电容器段的宽度，并且所述边缘电容器段处的间距大于所述中心电容器段处的间距。3.根据权利要求1所述的集成芯片，其中，所述边缘电容器段的宽度大于所述中心电容器段的宽度，并且其中，从所述边缘电容器段到所述中心电容器段，所述间距是统一的。4.根据权利要求1所述的集成芯片，其中，所述边缘电容器段的宽度与所述中心电容器段的宽度相同，并且其中，所述边缘电容器段处的间距大于所述中心电容器段处的间距。5.根据权利要求1所述的集成芯片，其中，所述多个电容器段包括位于所述边缘电容器段和所述中心电容器段之间的中间电容器段，其中，所述边缘电容器段的宽度大于所述中间电容器段的宽度，并且其中，所述中间电容器段的宽度大于所述中心电容器段的宽度。6.根据权利要求1所述的集成芯片，其中，所述多个电容器段包括位于所述边缘电容器段和所述中心电容器段之间的中间电容器段，其中，所述边缘电容器段与所述中间电容器段之间的间距大于所述中间电容器段与所述中心电容器段之间的间距。7.根据权利要求1所述的集成芯片，其中，所述电容器段具有线形的顶部布局...

【专利技术属性】
技术研发人员：黄渊圣，陈怡臻，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：