小面积高速缓冲存储器制造技术

公开了一种高速缓冲存储器。该高速缓冲存储器包括具有多个指令存储器位置的指令存储器部分，该多个指令存储器位置用于存储对多个CPU指令进行编码的指令数据。该高速缓冲存储器还包括具有多个标签存储器位置的标签存储器部分，该多个标签存储器位置用于存储对存储CPU指令的多个RAM地址范围进行编码的标签数据。该指令存储器部分包括具有指令存储器阵列的单个存储器电路和与指令存储器阵列通信连接的多个指令外围电路。该标签存储器部分包括多个标签存储器电路，其中，每一个标签存储器电路包括标签存储器阵列和与标签存储器阵列通信连接的多个标签外围电路。通信连接的多个标签外围电路。通信连接的多个标签外围电路。

【技术实现步骤摘要】
【国外来华专利技术】小面积高速缓冲存储器
[0001]相关申请的交叉引用
[0002]本专利文件要求于2020年3月13日提交的专利技术名称为“小面积高速缓冲存储器(LOW AREA CACHE MEMORY)”的申请号为16/817,609的美国专利申请的优先权和权益。上述专利申请的全部内容通过引用并入本申请的公开内容的一部分。


[0003]本申请一般涉及生成高速缓冲存储器，更具体地，涉及占用较小面积的高速缓冲存储器架构。

技术介绍

[0004]计算机系统中使用高速缓冲存储器以缩短被频繁使用指令的指令访问时间。
[0005]中央处理单元(CPU)可执行指令存储在RAM中，并可由CPU根据需要访问。部分而非全部指令，例如最近使用的指令，被另外存储在高速缓冲存储器中。因为高速缓冲存储器比RAM存储器快，所以高速缓冲存储器是优选的，并且如果CPU所需的指令存储在其中，则使用高速缓冲存储器。如果CPU需要的指令未存储在高速缓冲存储器中，则从RAM存储器中检索该指令。
[0006]传统的高速缓冲存储器需要芯片占据较大的面积来实现。本领域需要占用更小面积的改进的高速缓冲存储器。

技术实现思路

[0007]一个专利技术方面是一种高速缓冲存储器。所述高速缓冲存储器包括指令存储器部分，具有多个指令存储器位置，所述多个指令存储器位置用于存储对多个CPU指令进行编码的指令数据。所述高速缓冲存储器还包括标签存储器部分，具有多个标签存储器位置，所述多个标签存储器位置用于存储对存储所述CPU指令的多个RAM存储器地址范围进行编码的标签数据。所述指令存储器部分包括单个存储器电路，所述单个存储器电路具有指令存储器阵列和与所述指令存储器阵列通信连接的多个指令外围电路。所述标签存储器部分包括多个标签存储器电路，其中，每一个所述标签存储器电路包括：标签存储器阵列，以及与所述标签存储器阵列通信连接的多个标签外围电路。
[0008]另一个专利技术方面是一种计算机系统。所述计算机系统包括：CPU，用于执行CPU指令；RAM，用于存储所述CPU指令的第一表示；以及高速缓冲存储器。所述高速缓冲存储器包括指令存储器部分，具有多个指令存储器位置，所述多个指令存储器位置用于存储对多个CPU指令进行编码的指令数据。所述高速缓冲存储器还包括标签存储器部分，具有多个标签存储器位置，所述多个标签存储器位置用于存储对存储所述CPU指令的多个RAM存储器地址范围进行编码的标签数据。所述指令存储器部分包括单个存储器电路，所述单个存储器电路具有指令存储器阵列和与所述指令存储器阵列通信连接的多个指令外围电路。所述标签存储器部分包括多个标签存储器电路，其中，每一个所述标签存储器电路包括：标签存储器
阵列，以及与所述标签存储器阵列通信连接的多个标签外围电路。
附图说明
[0009]图1是示意性流程图。
[0010]图2是根据一些实施例的高速缓冲存储器的示意图。
[0011]图3示出了时序图，该时序图示意性地示出了高速缓冲存储器的各种操作的某些时序关系。
[0012]图4是比较电路的示意图，该比较电路用于标识M路中的哪一路具有CPU请求的指令。
[0013]图5示出了时序图，该时序图示意性地示出了高速缓冲存储器和比较电路的各种操作的某些时序关系。
[0014]图6是根据一些实施例的高速缓冲存储器的指令存储器部分的示意图。
[0015]图7示出了时序图，该时序图示意性地示出了高速缓冲存储器的指令存储器部分的各种操作的某些时序关系。
[0016]图8示出了时序图，该时序图示意性地示出了高速缓冲存储器的各种操作的某些时序关系的另一个实施例。
[0017]图9是示出了与传统高速缓冲存储器相比，通过使用本文讨论的专利技术方面的高速缓冲存储器的实施例实现的高速缓冲存储器面积和功率改进的图表。
具体实施方式
[0018]本文结合附图说明本申明的特定实施例。
[0019]本文阐述了各种细节，因为这些细节涉及某些实施例。然而，本申请也可以以与本文描述的方式不同的方式实现。在不脱离本申请的情况下，本领域技术人员可以对所讨论的实施例进行修改。因此，本申请不限于本文公开的特定实施例。
[0020]图1是计算机系统100的示意图。计算机系统100包括：CPU 110、随机存取存储器(RAM)120和高速缓冲存储器130。
[0021]存储在高速缓冲存储器130中的信息包括CPU 110执行软件应用可能需要的指令。存储在高速缓冲存储器130中的信息还包括针对每一个特定指令的信息，该信息标识RAM 120的存储特定指令的一部分或地址范围。标识信息称为标签。如本领域技术人员所理解的，其他信息可以另外存储在高速缓冲存储器中。
[0022]如本领域技术人员所理解的，在计算机系统中，高速缓冲存储器可以被细分为多路，其中每一路独立地进行写入和读取。为了从高速缓冲存储器中获取指令，CPU向高速缓冲存储器提供地址。CPU地址包括标签部分和索引部分。在一些实施例中，如本领域技术人员所理解的，CPU地址还可以包括其他信息，例如偏移量。
[0023]在传统的高速缓冲存储器中，CPU地址的索引部分用于从这些路的每一路中读取一个指令及其相应的标签。因此，基于CPU地址的索引部分，从高速缓冲存储器中读取与路的数量对应的多个指令以及其对应标签中的每一个标签。
[0024]在传统的高速缓冲存储器中，每一个与指令相关联的标签都与CPU地址的标签部分进行比较。如果其中一个标签与CPU地址的标签部分匹配，则与匹配标签对应的指令作为
CPU请求的指令被提供给CPU。如果没有标签与CPU地址的标签部分匹配，则CPU请求的指令不在高速缓冲存储器中，而是必须从RAM中进行检索。
[0025]图2是根据一些实施例的高速缓冲存储器200的示意图。高速缓冲存储器200可以在计算机系统100中用作高速缓冲存储器130。高速缓冲存储器200包括M路230，其中，每一路包括标签存储器部分210和指令存储器部分220。
[0026]在一些实施例中，如本领域技术人员所理解的，高速缓存存储器200的路包括一个或多个其他存储器部分。例如，在一些实施例中，每一路包括有效位部分，其中，该有效位部分中的每一位指示特定指令是否有效，如本领域技术人员所理解的。
[0027]指令存储器部分220写入有与CPU指令相对应的数据。此外，标签存储器部分210写入有数据，该数据与RAM的存储指令的部分或地址范围相对应。
[0028]指令存储器部分220是单个存储器电路，尽管抽象地或在概念上被分成M路。因此，指令存储器部分220包括存储器单元阵列，该存储器单元阵列从多个外围电路接收信号并向多个外围电路提供信号，该多个外围电路用于访问存储器单元以写入和读取指令信息。如本领域技术人员所理解的，外围电路可以包括例如地址解码器、感测放大器、列多路复用器和输出缓冲器。在一些实施例中，外围电路可以包括一个或多个其他电路。每一个存储器单元是这本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种高速缓冲存储器，包括：指令存储器部分，包括多个指令存储器位置，所述多个指令存储器位置用于存储对多个CPU指令进行编码的指令数据；以及标签存储器部分，包括多个标签存储器位置，所述多个标签存储器位置用于存储对存储所述CPU指令的多个RAM存储器地址范围进行编码的标签数据，其中，所述指令存储器部分包括单个存储器电路，所述单个存储器电路包括指令存储器阵列和与所述指令存储器阵列通信连接的多个指令外围电路，并且其中，所述标签存储器部分包括多个标签存储器电路，其中，每一个所述标签存储器电路包括：标签存储器阵列，以及与所述标签存储器阵列通信连接的多个标签外围电路。2.根据权利要求1所述的高速缓冲存储器，其被分割为M路，其中，所述标签存储器部分的每一个所述标签存储器电路用于存储所述M路中的单独一路的标签数据，其中，M是整数。3.根据权利要求2所述的高速缓冲存储器，其中，所述指令存储器部分的所述单个存储器电路用于存储所述M路中的每一路的指令数据。4.根据权利要求2所述的高速缓冲存储器，其中，所述标签存储器部分的每一个所述标签存储器电路的标签存储器位置用于在第一时间段期间被读取，并且其中，每一个读取的所述标签存储器位置是利用CPU地址的索引部分进行标识的。5.根据权利要求4所述的高速缓冲存储器，还包括比较电路，所述比较电路用于将每一个读取的所述标签存储器位置的所述标签数据与所述CPU地址的标签部分进行比较。6.根据权利要求5所述的高速缓冲存储器，其中，所述CPU地址的所述标签部分标识存储特定CPU指令的第一表示的RAM存储器地址范围，其中，所述特定CPU指令的第二表示存储在所述指令存储器部分中。7.根据权利要求5所述的高速缓冲存储器，还包括多路复用器电路，所述多路复用器电路用于向所述指令存储器部分提供标签地址数据，其中，提供的所述标签地址数据标识具有与所述CPU地址的所述标签部分匹配的标签数据的特定路。8.根据权利要求7所述的高速缓冲存储器，其中，所述指令存储器部分的所述单个存储器电路的指令存储器位置用于在第二时间段期间被读取，其中，所述第二时间段在所述第一时间段之后，并且其中，读取的所述指令存储器位置是由在所述第一时间段期间读取的所述标签地址数据和所述CPU地址的所述索引部分的组合进行标识的。9.根据权利要求8所述的高速缓冲存储器，其中，所述第一时间段和所述第二时间段出现在CPU时钟周期的单个时钟周期内。10.根据权利要求9所述的高速缓冲存储器，其中，所述第一时间段的持续时间和所述第二时间段的持续时间的总和小于所述CPU时钟周期的所述单个时钟周期的持续时间。11.一种计算机系统，包括：中央处理单元(CPU)，用于执行CPU指令；随机存取存储器(RAM)，用于存储所述CPU...

【专利技术属性】
技术研发人员：巴萨姆，
申请(专利权)人：深圳市汇顶科技股份有限公司，
类型：发明
国别省市：