一种集成了DSRC调制解调器的MCU芯片及其通信方式制造技术

本发明专利技术涉及芯片设计技术领域，特别涉及一种集成了DSRC调制解调器的MCU芯片及其通信方式，所述MCU芯片内部集成设置了CPU、存储器、内存和DSRC调制解调器，所述DSRC调制解调器与所述内存通过并行通信的方式连接所述DSRC调制解调器设置有TX FIFO模块和RX FIFO模块，所述DSRC调制解调器设置有发射机和接收机，所述发射机与所述TX FIFO模块通信连接，所述接收机与所述RX FIFO模块通信连接，所述发射机和接收机均与所述存储器通信连接。本发明专利技术通过将DSRC调制解调器集成在MCU芯片内部实现并行通信，能够减少数据流失，提高处理速度和降低功耗的方式；其中CPU也可以使用软件传送数据，而发射机和接收机用于传送专用数据，能够减少CPU的负荷。CPU的负荷。CPU的负荷。

【技术实现步骤摘要】
一种集成了DSRC调制解调器的MCU芯片及其通信方式


[0001]本专利技术涉及芯片设计
，特别涉及一种集成了DSRC调制解调器的MCU芯片及其通信方式。

技术介绍

[0002]目前，OBU终端使用的环境如图1所示，使用将DSRC调制解调器内置在射频芯片(RF Chip)中的方式，在该射频芯片内，通过串行通信与通用MCU进行通信，以驱动应用程序。串行通信主要使用的方式是SPI通信(4 Wire Interface)或I2C(2 Wire Interface)方式，这些系列通信的数据通信方式虽然Pin较少，但缺点是通信速度较慢。并且使用外部射频芯片和通用MCU通信，通过射频芯片中内置的DSRC调制解调器传输数据的方式，由于MCU应用程序和射频芯片间通过串行传输传送/接收指定的数据，如果发生各种中断，可能会发生数据丢失。
[0003]因此，为了稳定、快速的数据通信，有效的方式是并行通信(Parallel)，但是为了通信所需的Pin数量增大，芯片的外形包装增大的问题可能成为缺点。

技术实现思路

[0004]本专利技术的目的是提供一种集成了DSRC调制解调器的MCU芯片及其通信方式，以解决上述现有技术存在的问题。
[0005]本专利技术的上述技术目的是通过以下技术方案得以实现的：
[0006]一种集成了DSRC调制解调器的MCU芯片，所述MCU芯片内部集成设置了CPU、存储器、内存和DSRC调制解调器，所述DSRC调制解调器与所述内存通过并行通信的方式连接。
[0007]通过采用上述技术方案，将DSRC调制解调器内置在MCU芯片里，实现并行通信同时可以减少外部的pin数量，达到提高通信速度和降低功耗的效果。
[0008]在进一步的实施例中，所述DSRC调制解调器设置有TX FIFO模块和RX FIFO模块，所述TX FIFO模块用于与外部射频芯片的发件模块通信连接，所述RX FIFO模块用于与外部射频芯片的收件模块通信连接。
[0009]通过采用上述技术方案，TX FIFO模块和RX FIFO模块作为缓存能够保证数据不丢失。
[0010]在进一步的实施例中，所述DSRC调制解调器设置有发射机和接收机，所述发射机与所述TX FIFO模块通信连接，所述接收机与所述RX FIFO模块通信连接，所述发射机和接收机均与所述存储器通信连接。
[0011]通过采用上述技术方案，发射机和接收机负责专用数据的处理，有助于减少CPU的符合。
[0012]在进一步的实施例中，所述RX FIFO模块可以作为所述接收机。
[0013]通过采用上述技术方案，可以进一步简化内部结构和减小芯片体积。
[0014]一种集成了DSRC调制解调器的MCU芯片的通信方式，包括接收数据和发送数据，
[0015]接收数据的步骤包括：
[0016]所述RX FIFO模块接收外部射频芯片的数据；
[0017]所述接收机识别所述RX FIFO模块的状态信息并根据状态信息控制所述存储器写入数据，状态信息是Full时，等待写入，状态信息是Empty时，进行写入；
[0018]所有数据都写入进所述存储器后，所述接收机将在写入完成的状态信息中发生中断，让所述CPU结束工作；
[0019]发送数据的步骤包括：
[0020]所述发射机将需要传送的数据读取到所述存储器内；
[0021]所述发射机识别所述TX FIFO模块的状态信息并根据状态信息自动传送，状态信息是Full时，等待传送，状态信息是Empty时，进行传送；
[0022]所有传送完成时，所述发射机将在传送完成的状态信息中发生中断，让所述CPU结束工作。
[0023]综上所述，本专利技术具有以下有益效果：
[0024]1.本专利技术通过将DSRC调制解调器集成在MCU芯片内部实现并行通信，能够减少数据流失，提高处理速度和降低功耗的方式；
[0025]2.通过MCU内搭载了CPU，DSRC调制解调器内设计了发射机和接收机的设置，CPU也可以使用软件传送数据，而发射机和接收机用于传送专用数据，能够减少CPU的负荷。
附图说明
[0026]图1是现有技术中一般OBU终端的构造图；
[0027]图2是本专利技术的MCU芯片连接外部射频芯片的结构图；
[0028]图3是本专利技术中用于体现发射机和接收机的结构图。
[0029]图中，1、CPU；2、DSRC调制解调器；21、TX FIFO模块；22、RX FIFO模块；23、发射机；24、接收机；3、存储器。
具体实施方式
[0030]以下结合附图对本专利技术作进一步详细说明。
[0031]其中相同的零部件用相同的附图标记表示。需要说明的是，下面描述中使用的词语“前”、“后”、“左”、“右”、“上”和“下”指的是附图1中的方向，词语“底面”和“顶面”、“内”和“外”分别指的是朝向或远离特定部件几何此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本说明书的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定中心的方向。
[0032]实施例1：
[0033]为了构建高效的DSRC调制解调器的数据通信环境，无论MCU应用程序的情况如何，都可以在内部进行稳定的基带电平(Base band Level)的收发数据缓存(Buffering)，为了将缓存(Buffering)的数据通过并行通信直接在MCU中使用，需要一种方法来构建稳定的通信环境，故本专利技术设计了一种集成了DSRC调制解调器的MCU芯片。
[0034]如图2
‑
3所示，一种集成了DSRC调制解调器的MCU芯片，MCU芯片内部集成设置了
CPU1、存储器3、内存和DSRC调制解调器2，DSRC调制解调器2与内存通过并行通信的方式连接。对比串行通信方式中如果发生各种中断，可能会发生数据丢失的问题，将DSRC调制解调器2内置到MCU芯片里，让MCU芯片能够并行通信，在CPU1上可以不发生数据丢失的情况下快速地进行数据通信。由于并行通信的速度大于串行通信，适当降低并行通信的速度作业依然能够保证正常的需求，因此在保证一定通信速度的基础上还可以降低功耗。
[0035]本专利技术中的DSRC调制解调器2设置有TX FIFO模块21和RX FIFO模块22，TX FIFO模块21用于与外部射频芯片的发件模块通信连接，RX FIFO模块22用于与外部射频芯片的收件模块通信连接，TX FIFO模块21和RX FIFO模块22均为专用的缓存储存器，其性质为数据先进先出，DSRC调制解调器2在接收和发送数据时数据经过缓存保护，可以降低数据丢失的风险。
[0036]为了进一步保证数据传输的完整性，DSRC调制解调器2设置有发射机23和接收机24，发射机23与本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成了DSRC调制解调器的MCU芯片，其特征在于：所述MCU芯片内部集成设置了CPU(1)、存储器(3)、内存和DSRC调制解调器(2)，所述DSRC调制解调器(2)与所述内存通过并行通信的方式连接。2.根据权利要求1所述的一种集成了DSRC调制解调器的MCU芯片，其特征在于：所述DSRC调制解调器(2)设置有TX FIFO模块(21)和RX FIFO模块(22)，所述TX FIFO模块(21)用于与外部射频芯片的发件模块通信连接，所述RX FIFO模块(22)用于与外部射频芯片的收件模块通信连接。3.根据权利要求2所述的一种集成了DSRC调制解调器的MCU芯片，其特征在于：所述DSRC调制解调器(2)设置有发射机(23)和接收机(24)，所述发射机(23)与所述TX FIFO模块(21)通信连接，所述接收机(24)与所述RX FIFO模块(22)通信连接，所述发射机(23)和接收机(24)均与所述存储器通信连接。4.根据权利要求3所述的一种集成了DSRC调制解调器的MCU芯片，其特征在于...

【专利技术属性】
技术研发人员：金浩植，金英花，廉仁淳，
申请(专利权)人：银芯微无锡科技有限公司，
类型：发明
国别省市：