多处理器外设复用电路及其复用方法技术

本发明专利技术公开的一种多处理器外设复用电路及其复用方法，能够避免多处理器同时访问同一外设冲突。本发明专利技术通过下述技术方案实现：在可编程逻辑单元PLU中，每个PUPLUIF总线读写器都设有共享外设锁定控制寄存器、共享外设锁定状态寄存器和外设控制及状态寄存器组。共享外设锁定控制寄存器、共享外设锁定状态寄存器连接共享外设锁定判决器，外设控制及状态寄存器组连接相连多路复用选择器，多路复用选择器串联执行器与外设相连；PUPLUIF总线读写器x接收到PUx的访问信号后，将数据写入共享外设锁定控制寄存器x或者外设控制及状态寄存器组x；或者接收到PUx的访问信号后，将共享外设锁定状态寄存器x或者外设控制及状态寄存器组x值返回PUx。PUx。PUx。

【技术实现步骤摘要】
多处理器外设复用电路及其复用方法


[0001]本专利技术涉及一种多处理器外设复用的电路及其外设复用方法。

技术介绍

[0002]在综合化系统中，为了增加硬件模块的通用性和灵活性，需要多个处理器复用同一外设。现有解决方案都是针对一个处理器挂载多个外设的情况，鲜有多处理器复用同一外设的解决方案。

技术实现思路

[0003]本专利技术的目的针对现有技术存在的不足之处提供一种能够避免多处理器同时访问同一外设冲突的多处理器外设复用电路。
[0004]为达到以上目的，本专利技术提供的一种多处理器外设复用电路，包括：连接在n个处理单元PU1～PUn与外设之间的可编程逻辑单元PLU构成的多处理器结构，n个处理单元PU1～PUn对应连接PLU的PUPLUIF总线读写器1～PUPLUIF总线读写器n，其特征在于：在处理单元PLU中，PUPLUIF总线读写器1～PUPLUIF总线读写器n连接对应共享外设锁定控制寄存器、共享外设锁定状态寄存器和外设控制及状态寄存器组，其中，共享外设锁定控制寄存器、共享外设锁定状态寄存器连接共享外设锁定判决器，外本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多处理器外设复用电路，包括：接在n个处理单元PU1～PUn与外设之间的可编程逻辑单元PLU构成的多处理器结构，n个处理单元PU1～PUn对应连接PLU的PUPLUIF总线读写器1～PUPLUIF总线读写器n，其特征在于：在处理单元PLU中，PUPLUIF总线读写器1～PUPLUIF总线读写器n连接对应共享外设锁定控制寄存器、共享外设锁定状态寄存器和外设控制及状态寄存器组，其中，共享外设锁定控制寄存器、共享外设锁定状态寄存器连接共享外设锁定判决器，外设控制及状态寄存器组连接多路复用选择器，多路复用选择器串联执行器与外设相连；PUPLUIF总线读写器x接收到处理单元PUx的访问信号后，将数据写入共享外设锁定控制寄存器x或者外设控制及状态寄存器组x；或者接收到PUx的访问信号后，将共享外设锁定状态寄存器x或者外设控制及状态寄存器组x值返回PUx；共享外设锁定判决器按照优先级高低依次获取共享外设锁定控制寄存器1～共享外设锁定控制寄存器n的值，如果共享外设锁定控制寄存器x值为1，则终止获取后续共享外设锁定控制寄存器x+1～共享外设锁定控制寄存器n的值，并将共享外设锁定控制寄存器x+1～共享外设锁定控制寄存器n的值清0，将共享外设锁定状态寄存器1～共享外设锁定状态寄存器n的第x比特同时置1，并将第x路选择信号Sx设为有效；当第x路选择信号Sx设为有效，多路复用选择器将外设控制及状态寄存器组x与执行器连通，执行器执行外设控制指令或者获取外设状态，并经由对应的外设控制及状态寄存器组x返回至对应处理单元PUx。2.如权利要求1所述的多处理器外设复用电路，其特征在于：n个共享外设锁定控制寄存器每个都有n比特，PU有n个，每个共享外设锁定控制寄存器的第1比特表示PU1的状态，每个共享外设锁定控制寄存器的第2比特表示PU2的状态，
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，每个共享外设锁定控制寄存器的第n比特表示PUn的状态，y比特和PUy是为了表示比特与PU的对应关系。3.如权利要求1所述的多处理器外设复用电路，其特征在于：外设控制及状态寄存器组暂存外设控制指令或状态。4.一种使用权利要求1所述电路实现多处理器外设复用方法，其特征在于包括以下步骤：A、处理单元PUx通过PUPLUIF读取共享...

【专利技术属性】
技术研发人员：邵龙，马力科，
申请(专利权)人：西南电子技术研究所中国电子科技集团公司第十研究所，
类型：发明
国别省市：