一种基于UVM的应答器芯片多模块同步验证平台和验证方法技术

本发明专利技术公开了一种基于UVM的应答器芯片多模块同步验证平台和验证方法，考虑到了应答器芯片工作过程中多个模块之间的联动，将应答器芯片的写码模块、读码模块和有源模块同时例化为待测设计DUT进行仿真验证，更加符合应答器芯片各个模块之间的相互配合运行关系，可以做到对实际环境的更贴近的仿真。把三个模块当成一个整体进行验证，相比于单独模块进行验证，把部分外部接口变成内部接口信号，减少了需要施加接口激励的数量，同时模块间信号配合更加密切，需要一个模块对另一个模块的配合输出，调试的时候需要联合观察信号，体现了应答器三个模块的协调一致工作；能够同时验证多个应答器芯片中的功能模块，能够提高应答器芯片的验证效率。证效率。证效率。

【技术实现步骤摘要】
一种基于UVM的应答器芯片多模块同步验证平台和验证方法


[0001]本专利技术属于芯片验证领域，特别涉及一种基于UVM的应答器芯片多模块同步验证平台和验证方法。

技术介绍

[0002]现有应答器芯片没有涉及到使用UVM验证平台来验证应答器模块。过去针对应答器芯片的仿真验证平台基于简单的Verilog代码，给输入输出端口施加简单激励，并没有存在系统性、模块化的方式来全方位的验证应答器芯片，由此导致了应答器芯片中很多bug并没有及时被发现。
[0003]随着集成电路行业的不断发展，芯片的设计部分的复杂度越来越大，芯片规模成比例增加，给验证带来了困难。芯片需要多次流片失败之后才能成功流片，提高验证的完备性是成功流片的必要条件，因此提高验证效率是目前极为迫切的任务。并且据统计，在整个芯片项目周期中，验证环节所用的周期逐渐占到总项目周期的80％，验证技术已经跟不上设计和制造能力的发展，已经成为制约芯片设计行业发展的瓶颈。
[0004]现阶段验证领域应用的功能验证方法主要有动态验证和原型系统验证等。动态验证主要是指利用仿真器对待测设计进行仿真来判断待测设计的功能是否正确的一种手段。动态验证方法中传统的验证技术是基于Verilog语言编写的定向测试，针对待测设计的不同特性逐一构造测试激励序列并施加于待测设计中，采用观测波形和踪迹文件的方式判断目标设计是否实现了预期的功能。传统验证技术Verilog语言受限于静态例化，无法随仿真情况做动态变换，使用其搭建的验证平台在结构上缺乏层次化，传统的验证技术关注的更多集中在信号层次，而随着集成电路复杂度增大、设计的抽象层次不断提高，传统验证方法已经不再适用。
[0005]原型系统验证是利用FPGA可编程、资源丰富等优点，在数字系统设计流片之前把RTL设计模型综合映射到FPGA单元上构成原型系统，通过逻辑分析仪采样观测原型系统内的信号和状态，从而分析设计的功能是否正确。此验证方法可以降低大型系统设计的开发成本，快速仿真出设计的逻辑能力，但是FPGA原型系统验证的信号可见度差，并且在正常情况下极端边界的验证很难进行，极端情况的测试只能在出现特殊情况下才能进行，一般适用于稳定的后期系统设计集成验证，不适用于芯片开发前期的功能验证。
[0006]应答器芯片中通常包含多个功能模块，应答器整体联动的工作过程通常是多个模块联动的结果，而常见的验证平台是对各个功能模块进行一一验证，不仅效率低，而且不能仿真应答器实际应用场景。

技术实现思路

[0007]针对上述问题，本专利技术提供了一种基于UVM验证方法的应答器芯片多模块同步验证平台和验证方法，能够仿真应答器实际应用场景，并提高验证效率。
[0008]本专利技术的一种基于UVM的应答器芯片多模块同步验证平台，包括：
[0009]激励序列生成模块，用于产生transaction数据包，其中，根据应答器的帧信息，配置所述transaction数据包；
[0010]写代理器，用于从所述激励序列生成模块获取写码transaction数据包并驱动待验证应答器的写码模块，对所述待验证应答器的写码模块和读码模块进行仿真验证；
[0011]有源代理器，用于从所述激励序列生成模块获取有源transaction数据包并驱动所述待验证应答器的有源模块，对所述有源模块进行仿真验证；
[0012]检测器组件，用于采集所述待验证应答器输出的实际数据，并发送给计分板；
[0013]参考模型组件，用于生成参考数据并发送给所述计分板；
[0014]计分板，用于将所述实际数据与所述参考数据进行对比后获取所述待验证应答器的验证结果。
[0015]进一步地，所述写代理器包括封装在一起的写激励序列管理模块与写驱动器；
[0016]其中，所述写激励序列管理模块用于从所述激励序列生成模块获取所述写码transaction数据包并传递给所述写驱动器；
[0017]所述写驱动器用于将所述写码transaction数据包分解为信号级数据，并通过接口模块驱动所述写码模块。
[0018]进一步地，所述有源代理器包括封装在一起的有源激励序列管理模块与所述有源驱动器；
[0019]其中，所述有源激励序列管理模块用于从所述激励序列生成模块获取所述有源transaction数据包并传递给所述有源驱动器；
[0020]所述有源驱动器用于将所述有源transaction数据包分解为信号级数据，并通过接口模块驱动所述有源模块。
[0021]进一步地，还包括：
[0022]虚拟激励序列管理模块，所述虚拟激励序列管理模块桥接所述写激励序列管理模块与所述有源激励序列管理模块；
[0023]所述虚拟激励序列管理模块具有指向写激励序列管理模块与有源激励序列管理模块的指针，并用于控制和调度所述写激励序列管理模块与所述有源激励序列管理模块。
[0024]进一步地，所述检测器组件包括：
[0025]EEPROM输入检测器，用于检测所述读码模块与应答器芯片的内存模块EEPROM之间端口的信号变化，并将输入到所述读码模块端口的信号级数据打包并恢复成transaction数据包级别后传递给所述计分板；
[0026]读模块输出检测器，用于监视所述读码模块和所述有源模块的输出端口的信号变化，并将采集到的所述读码模块和所述有源模块的输出端口的信号级数据转变为transaction数据包级别并传递给所述计分板。
[0027]进一步地，所述参考模型组件包括：
[0028]读模型，用于完成所述写码模块和所述读码模块相同的功能，并输出对应的参考数据传递给所述计分板；
[0029]有源模型，用于完成所述有源模块相同的功能，并输出对应于有源模块的参考数据传递给所述计分板。
[0030]本专利技术还提供一种基于UVM的应答器芯片多模块同步验证方法，包括下面步骤：
[0031]写代理器获取写码transaction数据包并驱动应答器写码模块，有源代理器获取有源transaction数据包并驱动应答器有源模块；
[0032]写码模块对所述写码transaction数据包进行解析获取控制命令，并分析判断所述控制命令是否为：读有源信号命令；
[0033]若所述控制命令非读有源信号命令，则所述写码模块将所述控制命令发送给读码模块，所述读码模块根据接收到的所述控制命令进行应答器功能验证；
[0034]若所述控制命令为读有源信号命令，则所述读码模块从所述有源模块中读取有源数据后，进行有源信号的读写验证。
[0035]进一步地，所述控制命令包括：写码命令、读ID命令、无源命令和读有源信号命令。
[0036]进一步地，所述的读码模块根据接收到的所述控制命令进行应答器功能验证包括下面步骤：
[0037]当所述写码模块解析所述写码transaction数据包获取的控制命令为：写码命令、读ID命令或无源命令时，驱动所述读码模块；
[0038]当控制命本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于UVM的应答器芯片多模块同步验证平台，其特征在于，包括：激励序列生成模块，用于产生transaction数据包，其中，根据应答器的帧信息，配置所述transaction数据包；写代理器，用于从所述激励序列生成模块获取写码transaction数据包并驱动待验证应答器的写码模块，对所述待验证应答器的写码模块和读码模块进行仿真验证；有源代理器，用于从所述激励序列生成模块获取有源transaction数据包并驱动所述待验证应答器的有源模块，对所述有源模块进行仿真验证；检测器组件，用于采集所述待验证应答器输出的实际数据，并发送给计分板；参考模型组件，用于生成参考数据并发送给所述计分板；计分板，用于将所述实际数据与所述参考数据进行对比后获取所述待验证应答器的验证结果。2.根据权利要求1所述的基于UVM的应答器芯片多模块同步验证平台，其特征在于，所述写代理器包括封装在一起的写激励序列管理模块与写驱动器；其中，所述写激励序列管理模块用于从所述激励序列生成模块获取所述写码transaction数据包并传递给所述写驱动器；所述写驱动器用于将所述写码transaction数据包分解为信号级数据，并通过接口模块驱动所述写码模块。3.根据权利要求2所述的基于UVM的应答器芯片多模块同步验证平台，其特征在于，所述有源代理器包括封装在一起的有源激励序列管理模块与有源驱动器；其中，所述有源激励序列管理模块用于从所述激励序列生成模块获取所述有源transaction数据包并传递给有源驱动器；所述有源驱动器用于将所述有源transaction数据包分解为信号级数据，并通过接口模块驱动所述有源模块。4.根据权利要求3所述的基于UVM的应答器芯片多模块同步验证平台，其特征在于，还包括：虚拟激励序列管理模块，所述虚拟激励序列管理模块桥接所述写激励序列管理模块与所述有源激励序列管理模块；所述虚拟激励序列管理模块具有指向写激励序列管理模块与有源激励序列管理模块的指针，并用于控制和调度所述写激励序列管理模块与所述有源激励序列管理模块。5.根据权利要求1～4中任一项所述的基于UVM的应答器芯片多模块同步验证平台，其特征在于，所述检测器组件包括：EEPROM输入检测器，用于检测所述读码模块与应答器芯片的内存模块EEPROM之间端口的信号变化，并将输入到所述读码模块端口的信号级数据打包并恢复成transaction数据包级别后传递给所述计分板；读模块输出检测器，用于监视所述读码模块和所述有源模块的输出端口的信号变化，并将采集到的所述读码模块和所述有源模块的输出端口的信号级数据转变为transaction数据包级别并传递给所述计分板。6.根据权利要求5所述的基于UVM的应答器芯片多模块同步验证平台，其特征在于，所述参考模型组件包括：
读模型，用于完成所述写码模块和所述读码模块相同的功能，并输出对应的参考数据传递给所述计分板；有源模型，用于完成所述有源模块相同的功能，并输出对应于有源模块的参考数据传递给所述计分板。7.一种基于UVM的应答器芯片多模块同步验证方法，其...

【专利技术属性】
技术研发人员：倪园慧，马盼，林子明，武方达，巩京爽，
申请(专利权)人：北京全路通信信号研究设计院集团有限公司，
类型：发明
国别省市：