基于SOT-MTJ的非易失布尔逻辑运算电路及方法技术

本发明专利技术公开了一种基于SOT

【技术实现步骤摘要】
基于SOT
‑
MTJ的非易失布尔逻辑运算电路及方法


[0001]本专利技术涉及电子
，特别是涉及基于SOT
‑
MTJ的非易失布尔逻辑运算电路及方法。

技术介绍

[0002]作为一种主流的计算机架构，冯诺依曼架构的特点在于将数据的计算与存储分开，数据在经过计算单元处理后需要经过额外的传输线传输至存储单元，随着器件特征尺寸的减小，冯诺依曼架构存在明显的数据传输效率低和泄漏功耗高的现象，即“存储墙”问题。同时，现有的构逻辑器件主要由CMOS电路构成，但是随着CMOS器件特征尺寸逐步接近量子极限，器件的量子效应和短沟道效应越来越明显，电子自旋作用越来越难以忽视，导致现有逻辑器件功耗增高而性能提升缓慢，器件的稳定性也变差。并且现有的CMOS逻辑电路在掉电后数据会丢失，不具备数据的非易失性，需要通过不断供电以维持数据，从而产生了额外的功耗。
[0003]为了突破冯诺依曼架构的瓶颈，相关研究人员提出了若干新型器件和电路结构，其中较为著名的是磁隧道结(magnetic tunnel junction,MTJ)。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于SOT
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MTJ的非易失布尔逻辑运算电路，其特征在于，包括：MTJ写电路模块，用于给各个所述SOT
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MTJ写入一个MTJ状态，所述MTJ状态包括平行态和反平行态；MTJ逻辑树模块，用于根据所述MTJ状态控制各所述SOT
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MTJ连接成的电路的电阻值的大小；预充电放大器模块，用于根据所述电阻值的大小，输出所述MTJ状态对应的布尔逻辑结果。2.根据权利要求1所述的一种基于SOT
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MTJ的非易失布尔逻辑运算电路，其特征在于，所述MTJ写电路模块包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第一反相器、第二反相器、与门和与非门，所述与非门的输出端与所述第一PMOS管的栅极连接，所述第一PMOS管的漏极与所述第一NMOS管的漏极连接，所述第一NMOS管的栅极与所述与门的输出端连接，所述与门的输出端与所述第一反相器的输入端连接，所述第一反相器的输出端与所述第二PMOS的栅极连接，所述第二PMOS管的漏极与所述第二NMOS管的漏极连接，所述第二NMOS管的栅极与所护第二反相器的输出端连接，所述第二反相器的输入端与所述与非门的输出端连接。3.根据权利要求2所述的一种基于SOT
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MTJ的非易失布尔逻辑运算电路，其特征在于，所述与门的两个输入端输入的信号分别为第一使能信号和输入数据信号，所述第一使能信号用于控制所述MTJ写电路模块的启停，所述与非门的两个输入端输入的信号分别为所述第一使能信号和所述输入数据信号的反相信号。4.根据权利要求3所述的一种基于SOT
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MTJ的非易失布尔逻辑运算电路，其特征在于，所述MTJ写电路模块与所述SOT
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MTJ连接，所述SOT
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MTJ包括第一写端口、第二写端口和第一读端口，所述第一PMOS管的漏极与所述SOT
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MTJ的第一写端口连接，所述第二PMOS管的漏极与所述SOT
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MTJ的第二写端口连接。5.根据权利要求4所述的一种基于SOT
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MTJ的非易失布尔逻辑运算电路，其特征在于，所述MTJ逻辑树模块中的各个所述SOT
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MTJ分别连接一个所述MTJ写电路模块。6.根据权利要求1所述的一种基于SOT
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MTJ的非易失布尔逻辑运算电路，其特征在于，所述预充电放大器模块包括第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管，所述第三PMOS管的漏极与所述第五PMOS管的漏极连接，所述第三PMOS管的漏极还与所述第三NMOS管的漏极连接，所述第三NMOS管的栅极与所述第五PMOS管的栅极连接，所述第三NMOS管的源极与所述第五NMOS管的漏极连接，所述第五NMOS管的栅极与所述第六NMOS管的栅极连接，所述第六NMOS管的漏极与所述第四NMOS管的源极连接，所述第四NMOS管的漏极与所述第四PMOS管的漏极连接，所述第四NMOS管的漏极还与所述第六PMOS管的漏极连接，所述第六PMOS管的栅极与所述第四NMOS管的栅极连接，所述第三PMOS管的栅极、所述第四PMOS管的栅极、所述第五NMOS管的栅极和所述第六NMOS管的栅极的输入信号为第二使能信号，所述第二使能信号用于控制MOS管的通断。7.根据权利要求6所述的一种基于SOT
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MTJ的非易失布尔逻辑运算电路，其特征在于，所述MTJ逻辑树模块包括第一拓扑结构和第二拓扑结构。8.根据权利要求...

【专利技术属性】
技术研发人员：李锡铭，虞志益，金星，尹宁远，
申请(专利权)人：中山大学，
类型：发明
国别省市：