一种智能变电站合并单元SV发送控制方法及装置制造方法及图纸

本发明专利技术公开了一种智能变电站合并单元SV发送控制方法及装置，其中方法包括如下步骤：获取FPGA的最新发送时标；依据CPU的预发时标，计算FPGA和CPU的时标差值；判断时标差值是否连续第一预设次数大于第一预设时长；如是，则判定FPGA发送SV异常，对FPGA进行复位操作；如否，则控制FPGA发送SV组包。通过判断合并单元中CPU与FPGA的时标差值来确定SV发送是否正常，解决了FPGA的SV发送逻辑状态机跑飞使SV发送中断的问题；提高了合并单元SV发送的可靠性，增强了智能变电站数据源的可靠性，保障了智能变电站的安全稳定运行。智能变电站的安全稳定运行。智能变电站的安全稳定运行。

【技术实现步骤摘要】
一种智能变电站合并单元SV发送控制方法及装置


[0001]本专利技术涉及智能变电站控制
，特别涉及一种智能变电站合并 单元SV发送控制方法及装置。

技术介绍

[0002]随着智能变电站在各电压等级变电站中广泛使用，从2012年，智能 变电站的建设从规划试点阶段走向了全面建设阶段，在规划试点阶段的智 能变电站建设中，关于过程层设备的标准逐步完善，国网公司颁布了《智 能变电站技术导则》和《智能变电站继电保护技术规范》等相关标准，标 准中明确提出了保护应直接采样，即所谓的采样点对点方式。在运设备目 前已经运行近10年，面对现场各种各样的运行环境，在恶劣的运行环境 中除出现硬件年久损坏，还偶尔出现SV停发的问题。合并单元作为保护 判据的数据源，对智能变电站的可靠运行产生极大的影响。
[0003]智能变电站对合并单元的对时、守时、采样值发送要求高，必须采用 恒温晶振，恒温晶振长期运行在120℃，在恶劣的电磁干扰等异常工况下， 偶尔出现晶振抖动的情况，通过FPGA芯片内部的IP核(IP核就是知识产 权核或知识产权模块)进行倍频到100M时，经本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种智能变电站合并单元SV发送控制方法，其特征在于，包括如下步骤：获取FPGA的最新发送时标；依据CPU的预发时标，计算所述FPGA和所述CPU的时标差值；判断所述时标差值是否连续第一预设次数大于第一预设时长；如是，则判定所述FPGA发送SV异常，对所述FPGA进行复位操作；如否，则控制所述FPGA发送所述SV组包。2.根据权利要求1所述的智能变电站合并单元SV发送控制方法，其特征在于，所述获取FPGA的最新发送时标之前，还包括：判断所述FPGA是否正在进行复位操作；如是则退出所述SV发送；如否则计算所述FPGA和所述CPU的所述时标差值。3.根据权利要求1所述的智能变电站合并单元SV发送控制方法，其特征在于，所述对所述FPGA进行复位操作之前，还包括：判断所述复位操作的次数是否大于第二预设次数；如是则发送所述SV发送失败报告；如否则对所述FPGA进行所述复位操作。4.根据权利要求1所述的智能变电站合并单元SV发送控制方法，其特征在于，所述对所述FPGA进行复位操作之后，还包括：对所述时标差值超过所述第一预设时长的次数进行清零，并对所述复位操作的次数进行清零。5.一种智能变电站合并单元SV发送控制装置，其特征在于，包括：获取模块，其用于获取FPGA的最新发送时标；计算模块，依据CPU的预发时标，计算所述FPGA和所述CPU的时标差值；第一判断模块，其用于判断所述时标差值是否连续第一预设次数大于第一预设时长；控制模块，其用于在所述时标差值连续第一预设次数大于第一预设时长时，判定所述FPGA发送SV异常，对所述F...

【专利技术属性】
技术研发人员：朱建斌，凌特利，李宝伟，李超，倪传坤，郑拓夫，余高旺，王晓锋，周水斌，郝威，杨培迪，闫志辉，倪云玲，潘松杰，岳晓阳，许云龙，杨凯，郑业兵，李磊，周东杰，张荣良，李杰，
申请(专利权)人：许昌许继软件技术有限公司，
类型：发明
国别省市：