具有高介电常数介电层的栅极结构制造技术

本实用新型专利技术提供一种具有高介电常数介电层的栅极结构。该栅极结构包括一半导体基底，该基底实质上无凹进（ｒｅｃｅｓｓ）或离子造成损伤（ｄａｍａｇｅ），一具有高介电常数的栅极介电层，形成于该基底表面，以及一栅极，形成于该栅极介电层表面。其中该具有高介电常数的栅极介电层是利用干蚀刻法蚀刻部分该具有高介电常数的栅极介电层，然后利用湿蚀刻法蚀刻剩余部分该具有高介电常数的栅极介电层而形成。（*该技术在2014年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术是有关于一种栅极结构，特别是有关于一种具有高介电常数介电层的栅极结构。
技术介绍
金氧半场效晶体管(Metal-Oxide-Semiconductor Field EffectTransistor，MOSFET)是在集成电路
中相当重要的一种基本电子组件，其由三种基本的材料，即导体层、介电层与半导体层等组成位在半导体基底上的栅极结构。此外，还包括了两个位于栅极结构两旁，且电性与半导体基底相反的半导体区，称为源极与漏极。典型的介电层材料为SiO2，介电常数为3.9，由热氧化法所形成的氧化硅作为栅极介电层。然而随着半导体技术对积集度要求的提高，组件尺寸不断的缩小，若仍使用氧化硅为栅极介电层便会有诸多不良影响，例如当栅极氧化层变薄时，对于某一固定的操作电压，其电场强度就增加了。如此一来，电子经由隧穿(tunneling)的方法产生漏电流也增加，因而使组件的限缩受到限制。虽然上述的晶体管结构长久以来已被广泛的使用，然而在组件的栅极长度小于100nm时，若以SiO2为栅极介电层，其漏电流会快速增加，因此氧化硅便不再适合作为栅极介电层。为了使MOS晶体管的技术可以配合组件尺寸缩小化的发展与提高组件积集度的需求，其中一种解决之道是以高介电常数的介电材料取代由SiO2所组成的栅极介电层。亦即借由增加介电常数，可利用漏电流低且较厚的介电材料取代较薄的SiO2，而具相当的电性。传统上，以高介电常数材料作为栅极介电层，在形成栅极结构时，会遭遇蚀刻的问题。若以湿蚀刻法为之，则无适合的蚀刻溶液，相对的以干湿蚀刻法有会产生基底凹进(substrate recess)或基底损伤(substrate damage)等问题。上述基底凹进会影响电性表现，而基底损伤会使在金属硅化物(silicide)形成时发生问题。请参照图1，在一半导体基底100上依序形成一一具高介电常数的介电层200以及一导电层300于介电层200上。于上述导电层上形成一图案化光阻(未显示)，以该图案化光阻为罩幕，以干蚀刻法蚀刻导电层300及具高介电常数的介电层200，以形成一栅极结构。因导电层300、介电层200、及半导体基底100对干蚀刻的蚀刻选择比差异不大，因此会造成基底过蚀刻而产生基底凹进(substrate recess)101。另一个由干蚀刻所产生的问题为基底损伤(substrate damage)，请参照图2。由高密度电浆对半导体基底100轰击所产生的表面损伤102，会造后续形成金属硅化物时所产生结构较差的问题。美国专利第6511876号揭示以Al2O3作为栅极氧化层，并形成一面间介电层(interfacial dielectric)于栅极氧化层和半导体基底间，以形成栅极结构。其蚀刻步骤是以传统的干蚀刻步骤，如反应性离子蚀刻、电浆蚀刻、离子束蚀刻以及雷射剥镀。美国专利第6511872号揭示低压高密度螺旋共振反应器(low-pressure，high-density helical resonator)以卤素气体电浆蚀刻高介电常数材料。美国专利第6503845号揭示高密度电浆蚀刻TaN层，以形成一栅极结构。然而上述所揭示的习知技术，在蚀刻栅极介电层时，仍会造成上述所发生的问题。美国专利第6531368号、第6528858号、第6504214号以及第6495473号等皆因高介电常数材料再蚀刻时有其困难，皆以先形成金属层，后续再将金属层局部氧化或氮化，以形成高介电常数材料。其目的在于避开困难的金属氧化物蚀刻制程。
技术实现思路
有鉴于此，本技术的目的在于提供一种具有高介电常数介电层的栅极结构。本技术的另一目的在于提供一种结合干式与湿式蚀刻法制作具有高介电常数介电层的栅极结构，而能够避免基底凹进(substrate recess)或基底损伤(substrate damage)等问题。根据上述目的，本技术提供一种具有高介电常数介电层的栅极结构，包括一具有一源极区、一漏极区、及介于两者之间的沟道区的半导体基底。一高介电常数的栅极介电层，形成于半导体基底表面。一栅极，形成于栅极介电层表面。以及一间隙壁形成于栅极的侧壁。其中高介电常数的栅极介电层是利用干蚀刻法蚀刻部分高介电常数的栅极介电层，然后利用湿蚀刻法蚀刻剩余部分高介电常数的栅极介电层而形成。附图说明图1及图2是显示习知制作具有高介电常数介电层的栅极结构的布置剖面图；其中图1显示基底凹进(substrate recess)而图2显示基底损伤(substrate damage)等问题；图3至图5是根据本技术第一实施方式制作具有高介电常数介电层的栅极结构的布置剖面图；图6至图9是根据本技术第二实施方式制作具有高介电常数介电层的栅极结构的布置剖面图。符号说明 100-半导体基底；101-基底凹进(substrate recess)；102-基底损伤(substrate damage)；200-高介电常数的介电层；300-栅极导电层；400-间隙壁。具体实施方式以下配合图式以及较佳实施例，以更详细地说明本技术。实施例一图3至图5是显示本技术的一种具有高介电常数介电层栅极结构的布置剖面图，并用来说明本技术的具有有高介电常数介电层栅极结构的制造方法。请参考图3，首先提供一半导体基底100，如硅基底，于半导体基底100上依序形成具高介电常数的介电层200以与栅极导电层300于介电层200之上。依据本技术的一较佳实施方式，上述具有高介电常数的介电层200是指介电常数大于10的材料，较佳者为氧化锆、氧化铪、氧化钽、氧化钽、氧化铝、硅酸铪或硅酸锆。介电层的形成方式为有机金属化学气相沉积法(MOCVD)或原子层沉积法(ALD)，厚度范围为2至40nm。依据本技术的一较佳实施方式，栅极导电层300是以传统的化学气相沉积法(CVD)或低压化学气相沉积法(PECVD)所形成的复晶硅层，厚度范围为500至2000。此外，栅极导电层300亦可为金属层，例如以溅镀法或反应性溅镀法(reactive sputtering)形成的Ti/TiN、TiW、TaN、Ta、W、Mo、Ni、MoN、以及WN。请参考图4，于导电层层300上形成一图案化罩幕(未显示)，例如图案化光阻层，并利用干蚀刻法蚀刻栅极导电层300以及原厚度1/2-5/6的介电层200，即1-34nm。上述蚀刻步骤是以传统的干蚀刻步骤，如反应性离子蚀刻、电浆蚀刻、离子束蚀刻或雷射剥镀，较佳者为反应性离子蚀刻，是以惰性气体(如He、Ne或Ar)、氯系(如Cl2、HCl或BCl3)以及氟系气体(CF4、CHF3、CH2F2或CH3F)混合作为蚀刻气体。并于基板施以适当的偏压，如0至-250伏特。依据本技术的一较佳实施方式，干蚀刻法包括一O2电浆灰化制程。利用上述O2电浆灰化制程对反应性离子蚀刻之后的基板作清洁作用，清除蚀刻所产生的聚合物(polymer)。请参考图5，高介电常数的介电层200在经反应性离子蚀刻后，微观结构变得较不完整，因此可利用湿蚀刻法蚀刻剩余部分介电层200，以形成栅极结构。利用干蚀刻法与湿蚀刻法蚀刻介电层200，蚀刻厚度的比例约为1-5∶1。最后，去除该图案化罩幕。依据本技术另一较佳实施方式，上述湿本文档来自技高网...

【技术保护点】
一种具有高介电常数介电层的栅极结构，其特征在于包括：　　　　一半导体基底，该基底实质上无凹进或离子造成损伤；　　　　一具有高介电常数的栅极介电层，形成于该基底表面；　　　　一栅极，形成于该栅极介电层表面；以及　　　　其中该具有高介电常数的栅极介电层是利用干蚀刻法蚀刻部分该具有高介电常数的栅极介电层，然后利用湿蚀刻法蚀刻剩余部分该具有高介电常数的栅极介电层而形成。

【技术特征摘要】
US 2003-6-27 10/608,3491.一种具有高介电常数介电层的栅极结构，其特征在于包括一半导体基底，该基底实质上无凹进或离子造成损伤；一具有高介电常数的栅极介电层，形成于该基底表面；一栅极，形成于该栅极介电层表面；以及其中该具有高介电常数的栅极介电层是利用干蚀刻法蚀刻部分该具有高介电常数的栅极介电层，然后利用湿蚀刻法蚀刻剩余部分该具有高介电常数的栅极介电层而形成。2.根据权利要求1所述的具有高介电常数介电层的栅极结构，其特征在于该栅极介电层的介电常数大于10。3.根据权利要求2所述的具有高介电常数介电层的栅极结构，其特征在于该栅极介电层的材...

【专利技术属性】
技术研发人员：邱显光，彭宝庆，陶宏远，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：实用新型
国别省市：71[中国|台湾]