半导体集成电路的设计方法及其半导体集成电路装置制造方法及图纸

具有多条Ｉ／Ｏ线的存储器芯、传送电路用模块以及逻辑库并存储在数据库中，用它们进行半导体集成电路装置设计。进而，把具有多条Ｉ／Ｏ线的存储器芯和逻辑电路配置成各Ｉ／Ｏ线为同一方向，在Ｉ／Ｏ线之间配置由多级开关群构成的传送电路。若一级或少数级数的开关群导通，则存储器芯的Ｉ／Ｏ线和逻辑电路的Ｉ／Ｏ线连通形成传送图形。进而，以放大器模块、存储体模块、电源模块等功能块的组合构成存储器芯、行序列电路和沿位线方向延伸的多条Ｉ／Ｏ线。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及集成了存储器的半导体集成电路装置，特别地涉及适用于把具有多条数据输入输出线(I/O线)这样的数据传输线的存储器和逻辑电路集成在同一个半导体芯片上的半导体集成电路装置的有效的技术。近年来，LSI(大规模集成电路)的高集成化在不断发展，已经能够在约1cm见方的半导体芯片上集成大容量的存储器和大规模集成电路及运算电路。在这样的芯片中，通过把存储器I/O线的数量取成几百条以上而能够使存储器和逻辑电路及运算电路间的数据传送速度达到1G字节/秒以上的极高速度。由此，能够期待在必要的图象处理用途等中和存储器之间进行高速的数据传送。作为能够适用于上述用途的第一种现有技术，有Toshio sunaga等在IEEE.JOURNAL OF SOLID-STATE CIRCUIT，Vol.30，No.9SEPTEMBER 1995，PP.1006-1014中的论文“DRAM Macros forASIC Chips”所记述的DRAM(动态随机存取存储器)宏的例子。上述文献中公开了用0.8μm CMOS技术制造的组合了具有9条I/O线的288k比特(32k×9比特)容量的DRAM宏和逻辑的本文档来自技高网...

【技术保护点】
一种半导体集成电路装置， 在同一块半导体芯片上形成 具有多条数据传送线的存储器芯； 与上述存储器芯耦合并通过组合基本逻辑门而合成的逻辑电路；以及 能够实时地改变在上述存储器芯和上述逻辑电路之间的数据传送图形的传送电路； 上述存储器芯和上述基本逻辑门的布局图形和其它产品群的布局图形相同，上述传送电路的至少一部分布局图形和其它产品群的布局图形相同。

【技术特征摘要】
JP 1996-3-8 08-051321;JP 1996-3-8 08-051330;JP 1991.一种半导体集成电路装置，在同一块半导体芯片上形成具有多条数据传送线的存储器芯；与上述存储器芯耦合并通过组合基本逻辑门而合成的逻辑电路；以及能够实时地改变在上述存储器芯和上述逻辑电路之间的数据传送图形的传送电路；上述存储器芯和上述基本逻辑门的布局图形和其它产品群的布局图形相同，上述传送电路的至少一部分布局图形和其它产品群的布局图形相同。2.如权利要求1所述的半导体集成电路装置，其中，用多级开关构成上述传送电路，通过用传送电路控制信号激活这些开关群的不同部分切换上述存储器芯的数据传送线和上述逻辑电路的数据传送线之间的多条数据传递路径。3.如权利要求2所述的半导体集成电路装置，其中，上述传送电路控制信号的布线与上述存储器芯的数据传送线或上述逻辑电路的数据传送线的布线正交地配置。4.一种半导体集成电路装置，在同一块半导体芯片上形成具有多条数据传送线的存储器芯、逻辑电路以及能够实时地切换上述存储器芯的数据传送线和逻辑电路的数据传送线之间的数据传递路径的电路。5.一种半导体集成电路装置，在同一块半导体芯片上形成具有多条数据传送线的存储器芯、逻辑电路以及能够实时地切换上述存储器芯的数据传送线和上述逻辑电路的数据传送线之间的数据传递路径的传送电路，上述存储器芯和逻辑电路的数据传送线配置成相互为同一方向。6.如权利要求5所述的半导体集成电路装置，其中，上述传送电路由多级开关群构成，通过用传送电路控制信号激活这些开关群的不同部分切换上述存储器芯的数据传送线和上述逻辑电路的数据传送线之间的多个数据传送路径。7.如权利要求6所述的半导体集成电路装置，其中，上述存储器芯的数据传送线和逻辑电路的数据传送线之间的多条数据传递路径中的至少一条能够从上述逻辑电路的同一条数据传送线向存储器芯的不同的数据传送线传递数据。8.一种半导体集成电路装置，在同一块半导体芯片上形成具有多条数据传送线的存储器芯、逻辑电路以及能够实时地切换上述存储器芯的数据传送线和上述逻辑电路的数据传送线之间的数据传递路径的传送电路，上述存储器芯的数据传送线和上述逻辑电路的数据传送线之间的多条数据传递路径中的至少一条仅使用上述逻辑电路的数据传送线中至少一部分，未使用的剩余数据传送线由上述传送电路保持在一定的电位。9.如权利要求1所述的半导体集成电路装置，其中，上述存储器芯包含由1个晶体管和1个电容器构成的DRAM型的单元。10.一种半导体集成电路装置，具备由多个位线对、多条字线以及在它们的交点上配置的多个存储单元构成的存储器阵列；连接在上述多个位线对的各个位线对之间并放大上述位线对的信号的读出放大器；用于选择驱动上述多条字线的字驱动器；把上述多个位线对分为多个组并通过列开关与上述组中的多个位线对的每一个共同连接的数据输入输出线对；连接上述输入输出线对、沿着与上述位线对同一方向在上述存储器阵列上延伸的总位线对；包含输出用于通断上述列开关、从上述组中多个位线对中选择位线对并用来连接上述总位线对的列选信号的列译码器的第1模块。11.如权利要求10所述的半导体集成电路装置，其中，还具有包含放大经由上述总位线对来自上述存储单元的信号的放大器以及用于经过上述总位线向存储单元写入数据的写入电路的第2模块。12.如权利要求11所述的半导体集成电路装置，其中，还具有包含发生在上述第1模块和第2模块中使用的电压的电路的第3模块。13.如权利要求12所述的半导体集成电路装置，其中，具有多个上述第1模块，上述多个第1模块被构成...

【专利技术属性】
技术研发人员：渡部隆夫，鲇川一重，藤田良，柳泽一正，田中均，
申请(专利权)人：株式会社日立制作所，日立超爱尔，爱斯，爱工程股份有限公司，
类型：发明
国别省市：JP[日本]