多芯片系统中的芯片间等待时间特性技术方案

包括在计算机存储介质上编码的计算机程序的方法、系统和装置，用于针对在半导体器件的串联环路布置中连接的多个芯片中的每对相邻芯片，确定在所述对芯片之间的往返数据传输的对应环路等待时间。从环路等待时间中识别最大环路等待时间。确定源自所述多个芯片中的芯片的数据传输的环路等待时间，所述数据传输将围绕串联环路布置发送并返回到所述芯片。将最大环路等待时间的一半与环路等待时间的N分之一进行比较，其中，N是所述多个芯片中的芯片数量，以及将较大值存储为半导体器件的芯片间等待时间，所述芯片间等待时间表示半导体器件的操作特性。操作特性。操作特性。

【技术实现步骤摘要】
【国外来华专利技术】多芯片系统中的芯片间等待时间特性


[0001]本公开涉及多芯片系统中的定时同步和数据传送。

技术介绍

[0002]电子设备能够由多个不同的芯片组成，这些芯片需要在它们之间传送数据以便电子设备进行操作。芯片之间的数据通信可能是非确定性的。例如，芯片之间的数据通信在一个芯片处的发送时间到另一个芯片处的接收时间之间受到可变等待时间的影响。也就是说，数据从一个芯片传播到另一个芯片所花费的时间不是恒定的，而是受到许多不同的传输时间变化源的影响。

技术实现思路

[0003]总体上，本说明书中描述的主题的创新方面能够体现在芯片间等待时间表征方法中，其包括以下动作：针对半导体器件的多个芯片中的每对芯片，确定围绕通过所述多个芯片的传输路径在所述对芯片之间的往返数据传输的对应环路等待时间；
[0004]从环路等待时间中识别最大环路等待时间；
[0005]确定源自所述多个芯片中的芯片的数据传输的全路径等待时间，所述数据传输将围绕所述路径发送并返回到所述芯片；
[0006]将最大环路等待时间的一半与全路径等待时间的N分之一进行比较，其中，N是芯片的传输路径中的芯片数量，以及将较大值存储为半导体器件的芯片间等待时间，所述芯片间等待时间表示半导体器件的操作特性。
[0007]在第二总体方面，本说明书中描述的主题的创新特征能够体现在一种芯片间等待时间表征方法中，其包括以下动作：针对以半导体器件的串联环路布置连接的多个芯片中的每对相邻芯片，确定所述对芯片之间的往返数据传输的对应环路等待时间。所述动作包括从环路等待时间中识别最大环路等待时间。所述动作包括确定源自多个芯片中的芯片的数据传输的环路等待时间，所述数据传输将围绕串联环路布置发送并返回到所述芯片。所述动作包括将最大环路等待时间的一半与环路等待时间的N分之一进行比较，其中，N是多个芯片中的芯片数量，以及将较大值存储为半导体器件的芯片间等待时间，所述芯片间等待时间表示半导体器件的操作特性。所述方面的其他实施方式包括对应的系统、装置和计算机程序，其被配置为执行在计算机存储设备上编码的方法的动作。
[0008]这些和其他实施方式能够均可选地包括以下特征中的一个或多个。
[0009]在一些实施方式中，确定所述对芯片之间的往返数据传输的环路等待时间包括以下动作：将第一带时间戳数据(first timestamped data)从所述对芯片的第一芯片发送到所述对芯片的第二芯片；基于第一带时间戳数据，确定所述对芯片之间的第一相对单向等待时间；将第二带时间戳数据从第二芯片发送到第一芯片；基于第二带时间戳数据，确定所述对芯片之间的第二相对单向等待时间，以及基于第一相对单向等待时间和第二相对单向等待时间，确定所述对芯片之间的往返数据传输的环路等待时间。在一些实施方式中，第一
带时间戳数据指示当第一带时间戳数据被发送时第一芯片的本地计数器时间。在一些实施方式中，确定所述对芯片之间的第一相对单向等待时间包括：当第二芯片接收到第一带时间戳数据时，计算所述带时间戳数据中指示的时间与第二芯片的本地计数器时间之间的差。在一些实施方式中，确定所述对芯片之间的往返数据传输的环路等待时间包括计算第一相对单向等待时间和第二相对单向等待时间之间的差。
[0010]在一些实施方式中，所述多个芯片中的一个或多个芯片是被配置为执行神经网络操作的专用集成电路(ASIC)芯片。
[0011]在第三总体方面，本说明书中描述的主题的创新特征能够体现在一种芯片间定时同步方法中，其包括以下动作：对于半导体器件的多个芯片中的每对芯片，确定从所述对芯片中的第一芯片到所述对芯片中的第二芯片的传输的第一单向等待时间，以及确定从所述对芯片中的第二芯片到所述对芯片中的第一芯片的传输的第二单向等待时间。所述动作包括在半导体器件驱动器处接收每对芯片的第一单向等待时间和第二单向等待时间。所述动作包括由半导体器件驱动器根据每对芯片各自的第一单向等待时间和第二单向等待时间来确定每对芯片之间的环路等待时间。所述动作包括：由半导体器件驱动器针对至少一对芯片，基于半导体器件的特性芯片间等待时间和所述至少一对芯片的第一单向等待时间来调整所述至少一对芯片中的第二芯片的本地计数器。该方面的其他实施方式包括对应的系统、装置和计算机程序，其被配置为执行在计算机存储设备上编码的方法的动作。
[0012]这些和其他实施方式能够均可选地包括以下特征中的一个或多个。
[0013]在一些实施方式中，所述动作包括由半导体器件驱动器确定每个环路等待时间小于或等于半导体器件的特性芯片间等待时间。
[0014]在一些实施方式中，调整所述至少一对芯片中的第二芯片的本地计数器包括使本地计数器的值增加调整值。在一些实施方式中，调整值等于半导体器件的特性芯片间等待时间加上从所述对中的第一芯片到所述对中的第二芯片的传输的第一单向等待时间。
[0015]在一些实施方式中，确定每对芯片之间的环路等待时间包括：对于每对芯片，计算与所述对芯片相关联的第一相对单向等待时间和与所述对芯片相关联的第二相对单向等待时间之间的差。
[0016]在一些实施方式中，确定从所述对中的第一芯片到所述对芯片中的第二芯片的传输的第一单向等待时间包括将第一带时间戳数据从第一芯片发送到第二芯片，以及基于第一带时间戳数据确定所述对芯片之间的第一相对单向等待时间。在一些实施方式中，第一带时间戳数据指示当第一带时间戳数据被发送时第一芯片的本地计数器时间。在一些实施方式中，确定所述对芯片之间的第一相对单向等待时间包括：当第二芯片接收到第一带时间戳数据时，计算所述带时间戳数据中指示的时间与第二芯片的本地计数器时间之间的差。
[0017]在一些实施方式中，所述多个芯片中的一个或多个芯片是被配置为执行神经网络操作的专用集成电路(ASIC)芯片。
[0018]在第四总体方面，本说明书中描述的主题的创新方面能够体现在一种用于在芯片之间发送数据的方法中，其包括在第一时间将数据从半导体器件的芯片的串联环路布置中的第一芯片发送到相邻的第二芯片的动作。所述动作包括将数据存储在第二芯片处的缓冲器中。所述动作包括在第二时间从缓冲器释放数据，其中，第一时间和第二时间之间的间隔
基于芯片的串联环路布置的特性芯片间等待时间。所述动作包括将数据从第二芯片发送到第三芯片，第三芯片在芯片的串联环路布置中与第二芯片相邻。该方面的其他实施方式包括对应的系统、装置和计算机程序，其被配置为执行在计算机存储设备上编码的方法的动作。
[0019]这些和其他实施方式能够均可选地包括以下特征中的一个或多个。
[0020]在一些实施方式中，特性芯片间等待时间表示芯片的串联环路布置中的两个芯片之间的最大预期单向数据传输等待时间。
[0021]在一些实施方式中，第二时间是第二芯片的操作调度的预调度时间。
[0022]在一些实施方式中，所述动作包括沿着内部旁路路径将数据从第二芯片的缓冲器传递到耦接到第三芯片的第二芯片的通信接口。
[0023]在一些实施方式中，本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种芯片间等待时间表征方法，包括：针对半导体器件的多个芯片中的每对芯片，确定围绕通过所述多个芯片的传输路径的所述对芯片之间的往返数据传输的对应环路等待时间；从环路等待时间中识别最大环路等待时间；确定源自所述多个芯片中的芯片的数据传输的全路径等待时间，所述数据传输将围绕所述路径被发送并返回到所述芯片；将最大环路等待时间的一半与全路径等待时间的N分之一进行比较，其中，N是芯片的传输路径中的芯片数量，以及将较大值存储为半导体器件的芯片间等待时间，所述芯片间等待时间表示半导体器件的操作特性。2.根据权利要求1所述的方法，其中，确定所述对芯片之间的往返数据传输的环路等待时间包括：将第一带时间戳数据从所述对芯片中的第一芯片发送到所述对芯片中的第二芯片；基于第一带时间戳数据，确定所述对芯片之间的第一相对单向等待时间；将第二带时间戳数据从第二芯片发送到第一芯片；基于第二带时间戳数据，确定所述对芯片之间的第二相对单向等待时间，以及基于第一相对单向等待时间和第二相对单向等待时间，确定所述对芯片之间的往返数据传输的环路等待时间。3.根据权利要求2所述的方法，其中，第一带时间戳数据指示当第一带时间戳数据被发送时第一芯片的本地计数器时间。4.根据权利要求2或3中任一项所述的方法，其中，确定所述对芯片之间的第一相对单向等待时间包括：当第二芯片接收到第一带时间戳数据时，计算带时间戳数据中指示的时间与第二芯片的本地计数器时间之间的差。5.根据权利要求2至4中任一项所述的方法，其中，确定所述对芯片之间的往返数据传输的环路等待时间包括计算第一相对单向等待时间和第二相对单向等待时间之间的差。6.根据前述权利要求中任一项所述的方法，其中，所述多个芯片中的一个或多个芯片是被配置为执行神经网络操作的专用集成电路(ASIC)芯片。7.一种芯片间定时同步方法，包括：对于半导体器件的多个芯片中的每对芯片：确定从所述对芯片中的第一芯片到所述对芯片中的第二芯片的传输的第一单向等待时间，以及确定从所述对芯片中的第二芯片到所述对芯片中的第一芯片的传输的第二单向等待时间；在半导体器件驱动器处接收每对芯片的第一单向等待时间和第二单向等待时间；由半导体器件驱动器从每对芯片各自的第一单向等待时间和第二单向等待时间来确定每对芯片之间的环路等待时间；由半导体器件驱动器针对至少一对芯片，基于半导体器件的特性芯片间等待时间和所述至少一对芯片的第一单向等待时间来调整所述至少一对芯片中的第二芯片的本地计数器。8.根据权利要求7所述的方法，还包括：由半导体器件驱动...

【专利技术属性】
技术研发人员：MA冈特，D贝勒，C比弗尔，C罗斯，
申请(专利权)人：谷歌有限责任公司，
类型：发明
国别省市：