具有可变输出阻抗的输出缓冲电路制造技术

一种输出缓冲电路，其包括上拉部分，用以连接电源线Ｖｃｃ和阻抗控制端；比较器，用以将阻抗控制端的电位与Ｖｃｃ／２电位进行比较；ＵＰ／ＤＯＷＮ计数器，用以根据比较结果对时钟信号的时钟脉冲进行上行计数和下行计数；Ｄ／Ａ转换器，用以对ＵＰ／ＤＯＷＮ计数器的输出进行变换；输出部分，其连接于电源线Ｖｃｃ与输出端之间，用以接收输入的数据信号，以便根据输入的数据信号输出输出数据信号。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种具有可变输出阻抗的输出缓冲电路，特别是，涉及一种该输出缓冲电路的改进，从而以较小尺寸的电路获得较高速度。通常，只要信号传输速度较高，就要求输出缓冲电路适用于低振幅信号。为了应用，有必要沿信号传输线除去或降低所传输数据信号的反射。反射的消除通常是通过输出缓冲电路的输出阻抗与所连接的信号传输线的阻抗之间的阻抗匹配来实现的。阻抗匹配可通过具有可变输出阻抗的输出电路来获得的。附图说明图1表示具有可变输出阻抗的常用输出缓冲电路。缓冲电路包括阻抗控制端21；上拉部分26，其包括并联的nMOS晶体管27-29；比较器15；UP/DOWN计数器16；或非门阵列30；其包括或非门31-33；和输出部分34，其包括并联的nMOS晶体管35-37。阻抗控制端21通过上拉部分26连接于电源线Vcc上，并且通过在具有输出缓冲电路的半导体器件芯片外部所提供的外部电阻14而接地。比较器15可将阻抗控制端21的电位相对于Vcc/2电压电平进行比较，以便基于比较结果将高电平或低电平提供给UP/DOWN计数器16。UP/DOWN计数器16可通过时钟输入端23接收计数时钟信号103，如果阻抗控制端21的电位低于Vcc/2的话，对计数时钟信号的时钟脉冲进行上行计数，如果阻抗控制端21的电位高于Vcc/2的话，对计数时钟信号的时钟脉冲进行下行计数。UP/DOWN计数器16的编码输出104-106可提供给上拉部分26中的nMOS晶体管27-29的各栅极上，并提供给或非门阵列30中的或非门31-33的各第一输入端。如果如果阻抗控制端21的电位低于Vcc/2的话，阻抗控制端21的电位可通过增加其导通电流而由上拉部分26中的nMOS晶体管27-29来升高，而如果阻抗控制端21的电位高于Vcc/2的话，阻抗控制端21的电位可通过nMOS晶体管27-29来降低。在迭代控制以后，上拉部分26中的nMOS晶体管27-29进入到稳定状态，其中nMOS晶体管27-29的整个电阻实质上等于外部电阻14的阻值。由此，阻抗控制端21实质上处在Vcc/2下，同时经受1比特编码输出104-106的微小UP/DOWN控制。另一方面，提供给或非门阵列30中或非门31-33各第一输入端的编码输出104-106可采用通过数据输入端14提供给或非门31-33各第二输入端的数据信号108来进行或非处理。或非处理的数据可提供给输出部分34中nMOS晶体管35-37的各栅极，并且类似于上拉部分26中nMOS晶体管27-29的导通电阻那样可控制输出部分36中nMOS晶体管35-37的导通电阻。在上拉部分26进入稳定状态以后，只要通过数据输入端24所提供的数据信号108处于L电平下，在输出缓冲电路输出端25上的输出阻抗就可以通过nMOS晶体管35-37的整个导通电阻来确定，其可以通过晶体管25-27的整个导通电阻和nMOS晶体管27-29整个晶体管大小与nMOS晶体管37-39整个晶体管大小的比来确定。由此，可以在高电平信号传输过程中，根据外部电阻14的导通电阻控制输出端25处的输出阻抗。外部电阻14的阻值可以通过外部选择为任意值，以便除去信号反射。在常用输出缓冲电路中，用以接收数据信号108的数据输入端24由于许多或非门31-33连接于数据输入端24上而具有大的寄生电容，其会阻止高速信号传输。另外，在上拉部分26中nMOS晶体管27-29的数量和输出部分34中nMOS晶体管35-37的数量较大，从而会增加输出缓冲电路的电路尺寸。因此，本专利技术的目的就是制造一种具有可变输出阻抗的输出缓冲电路，其具有较小的电路尺寸并具有高速信号传输。本专利技术提供一种输出缓冲电路，其包括阻抗控制端；连接于阻抗控制端与电源线之间的上拉部分，用以控制阻抗控制端的电位；比较器，用以将阻抗控制端电位与一个基准电位进行比较，以便输出比较结果信号；阻抗控制部分，用以接收比较结果信号，以便根据阻抗控制端的电位输出模拟控制信号；输出部分，其连接于电源线与输出端之间，用以接收输入数据信号，以便将输出端耦合到电源线上，由此根据输入数据信号输出输出数据信号；其中所述的模拟控制信号，其可控制上拉部分与输出部分二者的阻抗。根据本专利技术的输出缓冲电路，由阻抗控制部分所提供的模拟控制信号可降低上拉部分和输出部分的电路尺寸，并且与常用输出缓冲电路相比还可减小寄生电容，由此增加了信号传输速度。本专利技术的上述和其他目的、特征和优点将通过参照附图进行的下列描述而变得更加清楚。图1是常用输出缓冲电路的方框图；图2是按照本专利技术实施例的输出缓冲电路的方框图；和图3是图2输出缓冲电路的时计图。现在，参照附图更加详细地描述本专利技术，其中同样构成元件均采用同样参考标号来表示。参见图2，按照本专利技术的输出缓冲电路具有上拉部分11，比较器15，包括UP/DOWN计数器16和D/A转换器17的阻抗控制部分，和输出部分18。上拉部分11具有一对串联连接在电源线Vcc与阻抗控制端21之间的nMOS晶体管12和13。外部电阻14连接于阻抗控制端21与地之间，其处于包括输出缓冲电路的半导体器件的芯片外部。比较器15可将输入给比较器15非反相输入端的Vcc/2基准电压与连接于比较器15反相输入端的阻抗控制端21电位进行比较，以便输出代表比较器15比较结果的结果信号102。UP/DOWN计数器16可接收比较结果信号102，以及通过时钟输入端23所提供的计数时钟信号103，并且根据比较器15的比较结果对UP/DOWN方向的计数时钟信号103的时钟脉冲进行计数。D/A转换器17可将UP/DOWN计数器16的输出码104-106进行变换，以便提供模拟控制信号107。在上拉部分11中的nMOS晶体管13可接收模拟控制信号107，而nMOS晶体管12的栅极连接于nMOS晶体管12的漏极上，以实现有源电阻。输出部分18包括在电源线Vcc与输出缓冲电路输出端25之间串联连接的一对nMOS晶体管19和20。在输出部分18中的nMOS晶体管20可在其栅极上接收模拟控制信号107，而nMOS晶体管19可在其栅极上接收通过数据输入端24所输入的输入数据信号24。在本实施例中，各个nMOS晶体管12、13、19和20的栅极宽度W12,W13,W19和W20可以设计成，使得W13∶W12=W20∶W19。输入数据信号108的高电平等于Vcc。参见图3，其表示图2输出缓冲电路的时计曲线图，阻抗控制端21的电位101可相对于比较器15的基准电位Vcc/2进行比较，其中在电位101低于Vcc/2时，可在初始时间间隔过程中输出高电平。UP/DOWN计数器16可根据比较器15的输出102高电平对计数时钟信号103的时钟脉冲进行上行计数。UP/DOWN计数器16的编码输出104-106可在D/A转换器17中变换成模拟控制信号107。输入到上拉部分11中nMOS晶体管13栅极上的模拟控制信号107可升高nMOS晶体管13的导通电流，由此会升高阻抗控制端21的电位101，其与模拟控制信号107的升高成正比。在阻抗控制端21的电位101高于Vcc/2以后，比较器15可提供低电平信号，UP/DOWN计数器16可根据其对计数时钟信号的时钟脉冲进行下行计数，其通过UP/DOWN计数器16将模拟控制信号本文档来自技高网...

【技术保护点】
一种输出缓冲电路，其包括阻抗控制端；连接于所述阻抗控制端与电源线之间的上拉部分，用以控制所述阻抗控制端的电位；比较器，用以将所述阻抗控制端的电位与一个基准电位进行比较，以便输出比较结果信号；阻抗控制部分，用以接收所述比较结果信号，以便根据所述阻抗控制端的电位输出模拟控制信号；输出部分，其连接于所述电源线与一个输出端之间，用以接收输入数据信号，以便将所述输出端耦合到所述电源线上，由此根据所述输入数据信号输出一个输出数据信号，其特征在于所述模拟控制信号可控制所述上拉部分和所述输出部分两者的导通电阻。

【技术特征摘要】
JP 1997-12-24 355068/19971．一种输出缓冲电路，其包括阻抗控制端；连接于所述阻抗控制端与电源线之间的上拉部分，用以控制所述阻抗控制端的电位；比较器，用以将所述阻抗控制端的电位与一个基准电位进行比较，以便输出比较结果信号；阻抗控制部分，用以接收所述比较结果信号，以便根据所述阻抗控制端的电位输出模拟控制信号；输出部分，其连接于所述电源线与一个输出端之间，用以接收输入数据信号，以便将所述输出端耦合到所述电源线上，由此根据所述输入数据信号输出一个输出数据信号，其特征在于所述模拟控制信号可控制所述上拉部分和所述输出部分两者的导通电阻。2．按照权利要求1所述的输出缓冲电路，其中所述基准电位是所述电源线电位的一半。3．按照权利要求1所述的输出缓冲电路，其中所述阻抗控制部分包括UP/DOWN计数器，用以根据比较结果信号对计数时钟信号的时钟脉冲进行计数，和D/A转换器，用以对由所述UP/DOWN计数器的计...

【专利技术属性】
技术研发人员：丸山繁，
申请(专利权)人：日本电气株式会社，
类型：发明
国别省市：JP[日本]