堆叠式光学感测封装体制造技术

一种堆叠式光学感测封装体，至少包含：一感光芯片，具有一光感测区；一发光元件，设置于感光芯片的一上表面上；及一覆盖体，设置于感光芯片上，并且具有一接收窗及一发射窗。发光元件发射测量光，测量光的一部分通过发射窗照射在一目标物并从目标物反射输出感测光，光感测区通过接收窗接收感测光而产生一感测电信号。号。号。

【技术实现步骤摘要】
堆叠式光学感测封装体


[0001]本专利技术是有关于一种堆叠式光学感测封装体，且特别是有关于一种将发光元件堆叠在感光芯片上的堆叠式光学感测封装体。

技术介绍

[0002]现今的智能电话、平板计算机或其他手持装置搭配有光学模块，例如光学深度感测器(例如飞行时间(Time Of Flight，TOF)感测器)，来达成手势检测、三维(3D)成像、近接检测或相机对焦等功能。操作时，光学深度感测器向场景中发射近红外光，利用光的飞行时间信息，测量场景中物体的距离。光学深度感测器的优点是深度信息计算量小，抗干扰性强，测量范围远，因此已经渐渐受到青睐。
[0003]光学深度感测器的核心组件包含：光源，例如是红外线垂直共振腔面射激光(Vertical Cavity Surface Emitting Laser,VCSEL)；光感测器，例如是单光子雪崩二极管(Single Photon Avalanche Diode,SPAD)；和时间至数字转换器(Time to Digital Converter,TDC)。光学深度感测器中的VCSEL向场景发射脉冲波，SPAD接收从待测物体反射回来的脉冲波，TDC记录发射脉冲和接收脉冲之间的时间间隔，可以利用飞行时间计算待测物体的深度信息。
[0004]图1显示一种传统的TOF光学感测模块300的示意图。如图1所示，TOF光学感测模块300包含一帽盖(cap)310、一发光单元320、一感测器芯片330及一基板350，譬如是印刷电路板。基板350上通过粘胶材料设置发光单元320及感测器芯片330。发光单元320及感测器芯片330电连接至基板350。感测器芯片330上形成有至少一参考像素331及至少一感测像素341。帽盖310具有一发射窗314及一接收窗312，并且设置于基板350的上方，以将基板350上的发光单元320及感测器芯片330容置于帽盖310的一腔室315中。发光单元320发出测量光L1通过发射窗314到达物体(未显示)，感测像素341通过接收窗312接收物体反射的感测光L3。测量光L1被帽盖310反射后产生参考光L2朝参考像素331行进。借由计算感测像素341与参考像素331收到光线的时间差，可以换算成距离信息。
[0005]在上述的光学感测模块300中，单一发光单元320与单一感测器芯片330是先通过传统的取放(pick and place)方式并排设置于基板350上，再通过打线351而将感测像素341、参考像素331及发光单元320电连接至基板350，以便后续可以从基板350的一侧拉出电连接点到电路板(未显示)。然后，使用封装胶352来固定打线351。接着，将帽盖310组装至基板350上。因为用取放方式设置感测像素341、参考像素331及发光单元320，故很容易在生产时产生放置时的误差(例如几十微米)。再者，在组装帽盖310时，接收窗312与对应的感测像素341及发射窗314与对应的发光单元320的对准也都有组装精准度上的生产问题。此外，这种封装方式无法用芯片尺寸封装(Chip Scale Package,CSP)或晶圆级芯片尺寸封装(Wafer Level Chip Scale Package,WLCSP)，因此无法有效大量生产及缩小封装体积。

技术实现思路

[0006]因此，本专利技术的一个目的是提供一种堆叠式光学感测封装体，可以用CSP或WLCSP的工艺来完成光学感测封装体，进而有效大量生产，缩小封装体的体积。
[0007]为达上述目的，本专利技术提供一种堆叠式光学感测封装体，至少包含：一感光芯片，具有一光感测区；一发光元件，设置于感光芯片的一上表面上；及一覆盖体，设置于感光芯片上，并且具有一接收窗及一发射窗。发光元件发射测量光，测量光的一部分通过发射窗照射在一目标物并从目标物反射输出感测光，光感测区通过接收窗接收感测光而产生一感测电信号。
[0008]利用上述的实施例，可以采用CSP或WLCSP工艺，以感光芯片当作封装基板，将发光元件堆叠于感光芯片的上面，再进行电连接封装及切割的工艺，以达到大量生产及缩小封装体积的目的。
[0009]为让本专利技术的上述内容能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
[0010]图1显示一种传统的光学感测模块的示意图。
[0011]图2显示依据本专利技术较佳实施例的光学感测封装体的示意图。
[0012]图3显示图2的光学感测封装体的一变化例的示意图。
[0013]图4A显示图2的光学感测封装体的另一变化例的示意图。
[0014]图4B显示图4A的光学感测封装体的一变化例的示意图。
[0015]图5A与图5B分别显示图2与图4A的光学感测封装体的其他变化例的示意图。
[0016]图6A与图6B分别显示图2与图4A的光学感测封装体的其他变化例的示意图。
[0017]附图说明：
[0018]F:目标物
[0019]G:间隙
[0020]L1:测量光
[0021]L2:参考光
[0022]L3:感测光
[0023]10:感光芯片
[0024]10B:下表面
[0025]10T:上表面
[0026]11:光感测区
[0027]12:电气接点
[0028]15:导电填孔
[0029]16:输入输出接点
[0030]20:发光元件
[0031]30:覆盖体
[0032]30B:下表面
[0033]30T:上表面
[0034]31:接收窗
[0035]32:发射窗
[0036]33:重布导线
[0037]34:围挡结构
[0038]34B:下表面
[0039]36:第一光学器件
[0040]37:第二光学器件
[0041]40:连接线
[0042]100:光学感测封装体
[0043]300:光学感测模块
[0044]310:帽盖
[0045]312:接收窗
[0046]314:发射窗
[0047]315:腔室
[0048]320:发光单元
[0049]330:感测器芯片
[0050]331:参考像素
[0051]341:感测像素
[0052]350:基板
[0053]351:打线
[0054]352:封装胶
具体实施方式
[0055]本专利技术的实施例主要是采用WLCSP或CSP工艺来完成光学感测封装体，利用晶圆级的批量制造工艺，来大量生产并降低成本，并且通过整合性的光学制造，大幅改进发光元件与感光芯片排列的精准度(甚至到微米级精度)。利用晶粒键合(Die Bond)、胶合或是表面安装技术(Surface Mount Technology,SMT)将发光元件(例如发光芯片)放置于具有感光芯片的晶圆或芯片的上面，进行电连接以及封装的工艺，再进本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种堆叠式光学感测封装体，其特征在于，至少包含：一感光芯片，具有一光感测区；一发光元件，设置于所述感光芯片的一上表面上；及一覆盖体，设置于所述感光芯片上，并且具有一接收窗及一发射窗，其中所述发光元件发射测量光，所述测量光的一部分通过所述发射窗照射在一目标物并从所述目标物反射输出感测光，所述光感测区通过所述接收窗接收所述感测光而产生一感测电信号。2.根据权利要求1所述的堆叠式光学感测封装体，其特征在于，所述覆盖体局部包覆所述发光元件，并具有所述发射窗及所述接收窗。3.根据权利要求1所述的堆叠式光学感测封装体，其特征在于，所述发光元件至少通过多条连接线而电连接至所述感光芯片的所述上表面的多个电气接点的一部分，且所述覆盖体包覆所述多条连接线。4.根据权利要求3所述的堆叠式光学感测封装体，其特征在于，所述多个电气接点至少通过多个导电填孔而电连接至所述感光芯片的一下表面的多个输入输出接点。5.根据权利要求1所述的堆叠式光学感测封装体，其特征在于，所述发光元件至少通过多条重布导线而电连接至所述感光芯片的所述上表面的多个电气接点的一部分，且所述覆盖体包覆所述多条重布导线。6.根据权利要求5所述的堆叠式光学感测封装体，其特征在于，所述多个电气接点至少通过所述多条重布导线、多个导电填孔而电连接至所述感光芯片的一下表面的多个输入输出接点。7.根据权利要求1所述的堆叠式光学感测封装体，其特征在于，还包含：一第一光学器件与一第二光学器件，两者贴合至所述覆盖体，以分别覆盖所述接收窗与所述发射窗。8.根据权利要求7所述的堆叠式光学感测封...

【专利技术属性】
技术研发人员：周正三，范成至，
申请(专利权)人：神盾股份有限公司，
类型：发明
国别省市：