制作具有垂直的MOS晶体管的集成电路的方法技术

晶体管为垂直ＭＯＳ晶体管，它包括一设置在被第一导电类型掺杂的基片（１）上的层序列（ＳＦ、ＳＦ＊），该层序列具有作为第一源极／漏极区的下层（Ｕ）、作为通道区的被第一导电类型掺杂的中间层（Ｍ）和作为第二源极／漏极区的上层（Ｏ）。一被第一导电类型掺杂的连接结构（Ｖ）至少设置在层序列（ＳＦ、ＳＦ＊）的第一个面上。晶体管的一个栅极至少设置在层序列（ＳＦ、ＳＦ＊）的第二个面上。连接结构（Ｖ）可以设置在层序列（ＳＦ、ＳＦ＊）与属于同一晶体管或属于另一晶体管的层序列（ＳＦ、ＳＦ＊）之间。连接结构（Ｖ）和层序列（ＳＦ、ＳＦ＊）的尺寸可以是亚光刻的。该集成电路布置结构的制作是自动校准实现的。该电路布置结构适用于作为高元件密度的存储单元布置结构。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】具有垂直晶体管的集成电路布置结构和该布置结构的制造方法本专利技术涉及一种带有至少一个晶体管的集成电路布置结构和该集成电路布置结构的制造方法。对于集成电路布置结构，即集成在基片上的电子电路，其优点是元件密度很高，这一方面是由于元件间的距离较短因而其开关速度较高，而另一方面是尺寸较小之故。L．里施等发表的题为“通道长度为70nm的垂直MOS晶体管”的论文，欧洲固体器件研究会议会议录(1995)101页(L.Risch et al,VerticalMOS Transistors with 70 nm Channel Length,ESSDERC(1995)101)中介绍了一种晶体管，其源极/漏极区和通道区为上下设置结构。该垂直晶体管所占的面积小于通常的其源极/漏极区和通道区并列设置的平面晶体管，并且因此有助于提高集成电路布置结构的元件密度。但需要考虑的是，例如由于寄生双极晶体管的泄漏电流，在这种晶体管中会产生浮充-体-效应。特别在频率很高时，通道区很可能会被充电。在H.塔卡托等的题为“用于超高密度大规模集成电路的高性能CMOS环栅极晶体管(SGT)”，国际电子器件会议会议录，222页(1998)(H.Takato et al,“High Performance CMOS Surrounding Gate Transistor(SGT)for Ultra High Density LSIs”,IEDM(1998)222)中，介绍了一种垂直晶体管，其中下面的源极/漏极区并不是直接地设置在通道区下面，而是设置在通道区下方向侧面偏移的位置。通道区与基片电连接。制作晶体管时在基片上蚀刻出一硅岛。接着形成从侧面环围硅岛的栅极介质和隔层形状的栅极。采用植入的方法在硅岛上面部分形成上源极/漏极区并在其外面并且由侧面与硅岛邻接形成下源极/漏极-区。通道区设置在上源极/漏极区下面的硅岛内。通道的长度是由制作硅岛时的蚀刻深度决定-->的。在德国专利说明书DE19519160C1中提出了一种动态随机存取存储器(DRAM)-单元布置结构，其中每个存储单元具有一个凸起形的半导体结构，该半导体结构具有一第一源极/漏极区、一设置在下面的通道区和一设置在下面的第二源极/漏极区并且该半导体结构被一栅极成环状环围。存储单元的半导体结构按行和列设置。为了以自动校准的方式，即不采用有待校准的掩膜形成字线，沿列设置的半导体结构之间的间隔小于沿行设置的半导体结构之间的间隔。以沿列相互邻接的栅极的方式通过对导电材料的沉积和再蚀刻，形成字线。本专利技术的目的在于提出一种带有至少一个晶体管的集成电路布置结构，该结构可以避免晶体管中的浮充-体-效应，并且该集成电路布置结构与已有技术相比可实现更高的元件密度和工艺精确性。另外，本专利技术的目的还在于提出一种制造这种电路布置结构的方法。该目的的实现方案如下：一带有至少一垂直MOS晶体管的集成电路布置结构，备有一基片，采用第一种导电类型对该基片的与其上表面邻接的层进行掺杂。在基片上设置有一带有一下层、一被第一导电类型掺杂的中间层和一上层的层序列。该层序列具有至少一第一侧面和一第二侧面，所述侧面分别由下层、中间层和上层构成。下层可作为晶体管的第一源极/漏极-区，中间层可作为晶体管的通道区，而上层可作为晶体管的第二源极/漏极-区。为实现通道区与基片的导电连接，一被第一导电类型掺杂的连接结构至少设置在层序列的第一个面上，使所述连接结构从侧面至少与中间层和下层邻接并进入基片。栅极介质至少与层序列的第二个面邻接，并且晶体管的栅极与栅极介质邻接。该目的另外的实现方案是，一种制造带有至少一个垂直MOS晶体管的集成电路布置结构的方法，其中为了在基片上形成层序列，对所述基片在与其表面邻接的层用第一导电类型掺杂，首先形成下掺杂层，该层作为晶体管的第一源极/漏极-区，在其上的是被第一导电类型掺杂的中间层，该层作为晶体管的通道区，并且在中间层的上面又形成掺杂的上层，该层作为晶体管的第二源极/漏极区。为实现通道区与基片的电连接，在层序列的第一个面上形成用第一导电类型掺杂的连接结构，使该-->连接结构从侧面至少与中间层和下层邻接并进入基片。对层序列进行结构化，形成与第一面相对的层序列的第二个面。至少在层序列的第二个面上形成栅极介质和与栅极介质邻接的栅极。集成电路布置结构的晶体管的通道长度取决于中间层的厚度。与根据H.塔卡托等的其通道长度由蚀刻深度决定的晶体管相比，可以更为精确地调整通道长度。因而可以以更高的工艺精度制作电路布置结构。该连接结构可实现电荷由通道区的流出，因而与根据里施等的晶体管相反，可以避免浮充-体-效应。甚至在频率很高时该通道区也不会充电。为避免泄漏电流，连接结构优选由诸如硅和/或锗等单晶半导体材料构成。例如通过在对层序列进行切割或分隔的沟槽中进行的外延建立该连接结构。宜应用连接结构的低掺杂物质浓度，例如3×1017cm-3，以便使基片与栅极之间的电容保持在很小的程度。另外也可以应用诸如多晶硅等多晶半导体材料用于连接结构。在此情况时用半导体材料填充沟槽。另外，也可以覆着一其厚度不足以填满沟槽的半导体材料。接着对半导体材料进行再蚀刻，从而可以建立隔层形状的连接结构。如果该连接结构包含有多晶材料或带有多个空穴的材料，则宜采用连接结构的高的掺杂物质浓度，例如5×1018cm-3至1020cm-3，以便减小空间电荷区进入连接结构的扩展。为了提高连接结构与源极/漏极区之间的击穿电压并同时防止空间电荷区的渗透，根据本专利技术在建立连接结构的时候要提高其掺杂物质的浓度，使连接结构内部的掺杂的程度高于其外部。如果连接结构的宽度和/或层序列的第一个面和与第一个面相对的第二个面之间的间距小于应用光刻工艺制作电路布置结构时实现的结构量度F的最小值时，则该电路布置结构可以形成特别高的元件密度。为形成这种窄的层序列，可以采用作为掩膜的隔层。由于在层序列的第一个面上形成连接结构并且在层序列的第二个面上形成栅极介质，并且因此对两个面要经过不同的工艺步骤进行处理，因而宜在两个不同的工艺步骤形成层序列。为此在表面上覆着一掩膜，该掩膜至少使上层F2的面积露出。采用对材料进行沉积和再蚀刻的方-->式，使该掩膜通过一隔层实现扩展。从而使上层的外露面被缩小到亚光刻(sublithiografisch)尺寸。为建立沟槽并随之建立层序列的第一个面，对上层的外露面进行第一蚀刻处理，其中对应于隔层和掩膜进行选择性地蚀刻。接着建立连接结构。选择性地对应于隔层去除掉掩膜。通过第二蚀刻处理建立层序列的第二个面，其中对应于隔层选择性地进行蚀刻。如果采用相同的半导体材料建立诸如上层、中间层或下层等连接结构，则在连接结构上要建立一辅助结构，以便在建立层序列的第二个面时实现对层序列的保护。如果连接结构的上平面位于掩膜的上平面的下面，则可以采用对材料进行沉积和平面处理，直至使掩膜露出的方式，建立辅助结构。该电路布置结构可以具有与层序列类似结构的其它的层序列，其第一个面与连接结构邻接，使连接结构设置在层序列与另一层序列之间，并且另一层序列的中间层与基片实现电连接。另一栅极介质至少与另一层序列的第二个面邻接，并且另一栅极与另一栅极介质邻接。为简化工艺，优选通过对一单本文档来自技高网...

【技术保护点】
具有至少一个晶体管的集成电路布置结构， －其中晶体管为垂直的ＭＯＳ晶体管， －该集成电路布置结构备有一基片（１），采用第一种导电类型对该基片（１）的与其上表面邻接的层进行掺杂， －其中在基片（１）上设置具有一下层（Ｕ）、一被第一导电类型掺杂的中间层（Ｍ）和一上层（Ｏ）的结构化的层序列（ＳＦ、ＳＦ↑［＊］）， －其中层序列（ＳＦ、ＳＦ↑［＊］）至少具有一第一侧面和一第二侧面，所述侧面分别由下层（Ｕ）、中间层（Ｍ）和上层（Ｏ）构成， －其中下层（Ｕ）可作为晶体管的第一源极／漏极区，中间层（Ｍ）可作为晶体管的通道区并且上层（Ｏ）可作为晶体管的第二源极／漏极区， －其中为实现通道区与基片（１）的导电连接，一被第一导电类型掺杂的连接结构（Ｖ）至少设置在层序列（ＳＦ、ＳＦ↑［＊］）的第一个面上，使所述连接结构从侧面至少与中间层（Ｍ）和下层（Ｕ）邻接并进入基片（１）， －其中栅极介质（Ｇｄ）至少与层序列（ＳＦ、ＳＦ↑［＊］）的第二个面邻接， －其中晶体管的栅极与栅极介质（Ｇｄ）邻接。

【技术特征摘要】
【国外来华专利技术】DE 1998-9-25 19844083.91．具有至少一个晶体管的集成电路布置结构，-其中晶体管为垂直的MOS晶体管，-该集成电路布置结构备有一基片(1)，采用第一种导电类型对该基片(1)的与其上表面邻接的层进行掺杂，-其中在基片(1)上设置具有一下层(U)、一被第一导电类型掺杂的中间层(M)和一上层(O)的结构化的层序列(SF、SF*)，-其中层序列(SF、SF*)至少具有一第一侧面和一第二侧面，所述侧面分别由下层(U)、中间层(M)和上层(O)构成，-其中下层(U)可作为晶体管的第一源极/漏极区，中间层(M)可作为晶体管的通道区并且上层(O)可作为晶体管的第二源极/漏极区，-其中为实现通道区与基片(1)的导电连接，一被第一导电类型掺杂的连接结构(V)至少设置在层序列(SF、SF*)的第一个面上，使所述连接结构从侧面至少与中间层(M)和下层(U)邻接并进入基片(1)，-其中栅极介质(Gd)至少与层序列(SF、SF*)的第二个面邻接，-其中晶体管的栅极与栅极介质(Gd)邻接。2．按照权利要求1所述的电路布置结构，其特征在于，-具有与层序列(SF、SF*)结构类似的结构化的另一层序列(SF、SF*)，-其中另一层序列(SF、SF*)的至少第一个侧面与连接结构(V)邻接，使连接结构(V)设置在层序列(SF、SF*)与另一层序列(SF、SF*)之间并且另一层序列(SF、SF*)的中间层与基片(1)电连接，-其中另一栅极介质(Gd)至少与另一层序列(SF、SF*)的第二个侧面邻接，-其中另一栅极与该另一栅极介质(Gd)邻接。3．按照权利要求2所述的电路布置结构，其特征在于，-其中在连接结构(V)上方设置一采用与第一导电类型相反的第二导电类型的掺杂区(Ge)，从而使层序列(SF、SF*)的上层(O)与另一层序列(SF、SF*)的上层(O)相互实现电连接。4．按照权利要求3所述的电路布置结构，其特征在于，-其中层序列(SF’)的上层(O’)和另一层序列(SF’)的上层(O’)作为晶体管的第二源极/漏极区，-其中层序列(SF’)的中间层(M’)和另一层序列(SF’)的中间层(M’)作为晶体管的通道区，-其中层序列(SF’)的下层(U’)和另一层序列(SF’)的下层(U’)作为晶体管的第一源极/漏极区，-其中栅极和另一栅极构成一共用的栅极。5．按照权利要求2所述的电路布置结构，其特征在于，-其中另一层序列(SF、SF*)的上层(O)作为另一晶体管的第二源极/漏极区，-其中另一层序列(SF、SF*)的中间层(M)作为另一晶体管的通道区，-其中另一层序列(SF、SF*)的下层作为另一晶体管的第一源极/漏极区。6．按照权利要求2所述的电路布置结构，其特征在于，-该电路布置结构可作为存储器单元布置结构，-其中层序列(SF、SF*)的第二个面与层序列(SF、SF*)的第一个面相对并且另一层序列(SF、SF*)的第一个面与层序列(SF、SF*)的第一个面相对，-其中层序列(SF、SF*)与另一层序列(SF、SF*)构成一对，-具有多个与所述层序列对类似的对设置在xy-网格中，-具有多条基本相互平行的第一分隔沟槽(T)，-其中这些层序列对中的一对与这些第一沟槽(T)的一个沟槽相互交替并列设置，从而使层序列(SF、SF*)的第二个面与第一分隔沟槽邻接，-具有字线(W)，所述字线垂直于第一分隔沟槽(T)并与栅极连接，-其中下位线是下层(U)的构成部分并垂直于字线(W)。7．按照权利要求3、5和6所述的电路布置结构，其特征在于，-该电路布置结构可作为ROM存储器单元布置结构加以应用，-设置在第一分隔沟槽(T)之间并相互相邻的层序列对，相互转化，从而使所属的连接结构(V)构成一共同的连接结构(V)，该连接结构具有与表面平行的截面，该截面为带状并基本与第一分隔沟槽(T)平行，-其中第一分隔沟槽(T)一直延伸到下层(U)，但并未将后者完全分隔开，从而使其中的一条下位线与其中的一个连接结构(V)交替并列设置，-具有上位线，所述上位线由层序列(SF、SF*)的上层(O)和掺杂区(Ge)构成，-其中栅极是字线(W)的构成部分，该部分具有平行于表面的截面并成带状，-其中选出的层序列(SF*)的中间层(M)的部分(C)具有不同于其余的层序列(SF)的中间层(M)的掺杂物质浓度，从而使信息以晶体管通道区的掺杂物质浓度方式被存储。8．按照权利要求4和6或权利要求5和6所述的电路布置结构，其特征在于，-其可作为动态随机存取存储器(DRAM)单元布置结构，-其中第一分隔沟槽(T1)对下层(U’)进行完全分割，-其中设置在两条相邻的第一分隔沟槽(T1)的层序列对的连接结构(V’)构成一共同的连接结构(V’)，所述连接结构具有平行于表面的截面，所述截面成带状并平行于第一分隔沟槽(T1)，-其中在一连接结构(V’)与一第一分隔沟槽(T1)之间设置一下位线，-其中第二分隔沟槽(T2)垂直第一分隔沟槽(T1)，所述第一沟槽一直延伸到下层(U’)，但并未将其完全分割开，-其中栅极为字线(W’)的构成部分，所述部分从侧面成环状对层序列对环围并设置在第一分隔沟槽(T1)和第二分隔沟槽(T2)之间，-其中电容器介质(Kd)设置在上层(O’)上，所述上层(O’)起着第一电容器电极的作用，-其中在电容器介质(Kd)上设置有第二个电容器电极(P)。9．按照权利要求8所述的电路布置结构，其特征在于，-其中垂直于第一分隔沟槽(T1)并相邻的层序列对之间的间隔小于平行于第一分离沟槽(T1)相邻的层序列对之间的间隔，-其中在第二分隔沟槽(T2)中伸展的字线(W’)的部分成隔层状。10．按照权利要求1至9中任一项中所述的电路布置结构，其特征在于，-其中连接结构(V)的宽度...

【专利技术属性】
技术研发人员：埃梅里希贝尔塔戈诺利，弗朗茨霍夫曼，贝尔恩德格贝尔，沃尔夫冈勒斯纳，
申请(专利权)人：印芬龙科技股份有限公司，
类型：发明
国别省市：DE[德国]