具有小袋的半导体器件及其制造制造技术

一种半导体器件，它具有确定在硅衬底主表面上的第一和第二有源区、制作在第一有源区中并具有第一延伸区和深于第一延伸区并被第一浓度的铟掺杂的第一小袋区域的第一ｎ沟道ＭＯＳ晶体管、以及制作在第二有源区中并具有第二延伸区和深于第二延伸区并被低于第一浓度的第二浓度的铟掺杂的第二小袋区域的第二ｎ沟道ＭＯＳ晶体管。硼离子可以被注入到第二小袋区域中。借助于注入铟离子，能够形成小袋区域，并能够降低铟注入引起的漏电流的增大。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】
方法
本专利技术涉及到半导体器件及其制造方法，更确切地说是涉及到具有用来抑制短沟道效应的小袋区域的半导体器件及其制造方法。
技术介绍
随着更精细的半导体器件的出现，引起了与晶体管阈值相关的短沟道效应的问题。作为这一问题的一种对策，已经提出了一种小袋结构。在n沟道MOS晶体管中，p型小袋区域被制作在栅的相对边缘的下方。硼(B)被广泛地用作形成小袋区域的杂质。最近，铟(In)也被用作形成p型小袋区域的杂质。用铟作为形成小袋区域的杂质的n沟道MOS晶体管具有下列优点短沟道效应的抑制能力强；且驱动能力得到了改进。这些优点可以归咎于铟的原子量(115)大于硼的原子量(11)，这使铟原子难以分凝和扩散。下面参照图4A-4D，来描述具有小袋区域的半导体器件的常规制造方法。如图4A所示，在硅衬底1的主表面中形成隔离区2。在图4A所示的结构中，隔离沟槽被制作在硅衬底1中，并用氧化硅之类的绝缘材料加以填充。用化学机械抛光(CMP)等方法清除淀积在硅衬底1表面上的不需要的绝缘材料，以形成浅沟槽隔离(STI)结构。可以采用硅的局部氧化(LOCOS)代替STI，来形成隔离区。隔离区2确定了大量有源区。在下列本文档来自技高网...

【技术保护点】
一种半导体器件，它包含： 具有主表面的硅衬底； 被制作在所述硅衬底主表面中且由隔离区确定的第一和第二有源区； 第一ｎ沟道ＭＯＳ晶体管，它包含制作在所述第一有源区中的具有栅绝缘膜的第一绝缘栅、制作在第一绝缘栅二侧上的所述第一有源区中的第一延伸区、和制作在第一绝缘栅二侧上的所述第一有源区中比第一延伸区更深处的第一小袋区域，此第一小袋区域被第一浓度的铟掺杂；以及 第二ｎ沟道ＭＯＳ晶体管，它包含制作在所述第二有源区中的具有栅绝缘膜的第二绝缘栅、制作在第二绝缘栅二侧上的所述第二有源区中的第二延伸区、和制作在第二绝缘栅二侧上的所述第二有源区中比第二延伸区更深处的第二小袋区域，此第二...

【技术特征摘要】
JP 2001-6-29 198594/20011.一种半导体器件，它包含具有主表面的硅衬底；被制作在所述硅衬底主表面中且由隔离区确定的第一和第二有源区；第一n沟道MOS晶体管，它包含制作在所述第一有源区中的具有栅绝缘膜的第一绝缘栅、制作在第一绝缘栅二侧上的所述第一有源区中的第一延伸区、和制作在第一绝缘栅二侧上的所述第一有源区中比第一延伸区更深处的第一小袋区域，此第一小袋区域被第一浓度的铟掺杂；以及第二n沟道MOS晶体管，它包含制作在所述第二有源区中的具有栅绝缘膜的第二绝缘栅、制作在第二绝缘栅二侧上的所述第二有源区中的第二延伸区、和制作在第二绝缘栅二侧上的所述第二有源区中比第二延伸区更深处的第二小袋区域，此第二小袋区域被比第一浓度更低的第二浓度的铟掺杂。2.根据权利要求1的半导体器件，其中第二小袋区域还被硼掺杂。3.根据权利要求1的半导体器件，其中第二n沟道MOS晶体管的栅宽度窄于第一n沟道MOS晶体管。4.根据权利要求3的半导体器件，其中第二小袋区域还被硼掺杂。5.根据权利要求1的半导体器件，还包含由隔离区确定的第三有源区；以及p沟道MOS晶体管，它包含制作在所述第三有源区中的具有栅绝缘膜的第三绝缘栅、制作在第三绝缘栅二侧上的所述第三有源区中的p型延伸区、和制作在第三绝缘栅二侧上的所述第三有源区中比p型延伸区更深处的n型小袋区域。6.根据权利要求5的半导体器件，其中所述第一n沟道MOS晶体管和所述p沟道MOS晶体管构成逻辑电路，而所述第二n沟道MOS晶体管构成存储器电路。7.根据权利要求1的半导体器件，还包含由隔离区确定的第三有源区；以及第三n沟道MOS晶体管，它包含制作在所述第三有源区中的第三绝缘栅、第三绝缘栅的栅绝缘膜厚于第一和第二绝缘栅的栅绝缘膜、和在第三绝缘栅二侧上的所述第三有源区中制作的不具有小袋区域的第三延伸区。8.根据权利要求5的半导体器件，还包含由隔离区确定的第四有源区；以及第三n沟道MOS晶体管，它包含制作在所述第四有源区中的第四绝缘栅、第四绝缘栅的栅绝缘膜厚于第一和第二绝缘栅的栅绝缘膜、和在第四绝缘栅二侧上的所述第四有源区中制作的不具有小袋区域的第三延伸区。9.根据权利要求8的半导体器件，其中所述第一n沟道MOS晶体管和所述p沟道MOS晶体管构成逻辑电路，所述第二n沟道MOS晶体管构成存储器电路，而所述第三n沟道MOS晶体管构成输入/输出电路。10.一种半导体器件，它包含具有主表面的硅衬底；被制作在所述硅衬底主表面中且由隔离区确定的第一和第二有源区；第一n沟道MOS晶体管，它包含制作在所述第一有源区中的具有栅绝缘膜的第一绝缘栅、制作在第一绝缘栅二侧壁上的第一侧壁隔层、制作在第一绝缘栅二侧上的所述第一有源区中的第一延伸区、和制作在第一绝缘栅二侧上的所述第一有源区中比第一延伸区更深处的第一小袋区域，此第一小袋区域被第一浓度的铟掺杂，且所述第一n沟道MOS晶体管包括第一侧壁隔层下方的非晶相区域；以及第二n沟道MOS晶体管，它包含制作在所述第二有源区中的具有栅绝缘膜的第二绝缘栅、制作在第二绝缘栅二侧壁上的第二侧壁隔层、制作在第二绝缘栅二侧上的所述第二有源...

【专利技术属性】
技术研发人员：和田一，冈部坚一，渡边孔，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]