可实现高密度化或高性能化的半导体存储器制造技术

半导体存储器（１００）包含：存储体（１０～１３）；预译码器（１４、１５）；闩锁电路（１６）；计数器（１７）；熔断器（１８）；以及缓冲器（１９、２０）。存储体（１０～１３）包含排列成行列状的多个存储单元等。预译码器（１４、１５）被配置在半导体存储器（１００）的中央部。预译码器（１４）根据从缓冲器（２０）输入的存储体地址（ＢＡ０、ＢＡ１），生成选择存储体（１２、１３）的每一个用的预译码信号，将预译码信号输出给存储体（１２、１３），预译码器（１５）根据存储体地址（ＢＡ０、ＢＡ１），生成选择存储体（１０、１１）的每一个用的预译码信号，将预译码信号输出给存储体（１０、１１）。其结果是，可减少在中央部的布线数。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体存储器，特别是涉及减少了多个存储体间的布线数的半导体存储器、调整了对多个存储体进行数据的输入或输出的时序的半导体存储器、可进行使用了电压电平不同的多个电源电压的老化测试的半导体存储器和可稳定地供给激活字线的内部电压的半导体存储器。
技术介绍
参照图45，DRAM(动态随机存取存储器)等的现有的半导体存储器1000具备存储体1010～1013和预译码器1014～1017。存储体1010～1013包含排列成行列状的多个存储单元、多个位线对、多条字线、列译码器、行译码器和读出放大器。预译码器1014～1017分别与存储体1010～1013对应地被设置。而且，将预译码器1014、1016配置在存储体1010与存储体1012之间，将预译码器1015、1017配置在存储体1011与存储体1013之间。此外，预译码器1014～1017根据从地址端子输入的地址，生成分别选择存储体1010～1013用的预译码信号，将该已生成的预译码信号输出给对应的存储体1010～1013。再者，预译码器1014～1017分别接受地址AYA<30>、地址AYB<30>、地址AYC<30>、地址AYD<30>，将该已接受的地址AYA<30>、地址AYB<30>、地址AYC<30>、地址AYD<30>输出给对应的存储体1010～1013。存储体1010～1013分别被来自预译码器1014～1017的预译码信号所选择，在该已被选择的存储体(存储体1010～1013的某一个)中，对由从预译码器1014～1017输入的地址所指定的存储单元进行数据的输入输出。这样，在现有的半导体存储器中，与多个存储体对应地设置多个预译码器，该多个预译码器集中地配置在一个场所。参照图46，SDRAM(同步DRAM)那样的与时钟同步地对存储单元进行数据的输入输出的现有的半导体存储器1100具备存储体1010～1013、驱动器1018和转发器1019。关于存储体1010～1013，则与上述相同。驱动器1018从外部端子接受时钟CLK，从该已接受的时钟CLK生成数据输出用的时钟CLKQ。而且，驱动器1018将已生成的时钟CLKQ输出给转发器1019。将转发器1019配置在半导体存储器1100的中央部。而且，转发器1019将从驱动器1018已接受的时钟CLKQ供给存储体1010～1013。此时，转发器1019由到存储体1010～1013的各距离大致相等的路径将时钟CLKQ供给存储体1010～1013。由此，可使存储体1010～1013中的数据的输出时序大致相同。存储体1010～1013与从转发器1019已接受的时钟CLKQ同步地将从存储单元读出的读出数据输出给输入输出端子(未图示)。这样，在现有的半导体存储器中，通过利用1个转发器对多个存储体供给由驱动器生成的时钟，调整了来自各存储体的数据的输出时序。在对排列成行列状的多个存储单元的每一个进行数据的输入输出时，必须激活在行方向上配置的字线，为了该字线的激活，使用了对电源电压进行了升压的内部升压电压。而且，为了使电源电压上升到内部升压电压，使用泵电容器。图47示出泵电容器的平面图和区域A的放大图。在第2层铝布线1020、1021的下侧，设置第1层铝布线1022～1027，在第1层铝布线1022～1027的下侧，设置位线BL(未图示)，在位线BL的下侧，设置传输门TG(未图示)，再者，在传输门TG的下侧，设置场扩散层FL(未图示)。而且，在铝布线1020、1021与铝布线1022～1027之间、在铝布线1022～1027与位线BL之间、在位线BL与传输门TG之间和在传输门TG与场扩散层FL之间，插入了绝缘层。此外，利用接触孔将位线BL与传输门TG和场扩散层FL连接，利用接触孔1029、1030、1033、1034、1035、1038、1039、1042、1043将第1层铝布线1022～1028与位线BL连接，利用接触孔1036将第2层铝布线1020连接到第1层铝布线1026上，利用接触孔103 1、1032、1040、1041将第2层铝布线1021与第1层铝布线1024、1025、1027、1028连接。因而，第2层铝布线1020连接到作为构成泵电容器的2个电极中的一方的电极的传输门TG上，第2层铝布线1021连接到作为泵电容器的另一方的电极的场扩散层FL上。如果这样做，则利用第2层铝布线1020、1021将由泵电容器进行了升压的内部升压电压供给字线驱动器(未图示)，通过将内部升压电压供给由来自行译码器的行地址指定了的字线，字线驱动器激活由行地址指定了的字线。图48是示出多个泵电容器中的1个泵电容器的平面图。在传输门1045之上，经绝缘层(未图示)设置位线1051，利用被设置为18个的接触孔1046，将位线BL连接到传输门1045上。被设置为12个的接触孔1047是连接在位线1051上经绝缘层(未图示)设置的第1层铝布线(未图示)与位线1051用的接触孔。场扩散层1044以与传输门1045重叠的方式被形成，在不与传输门1045重合的场扩散层上，设置位线1049、1050、1054、1055。利用分别被设置为14个的接触孔1053将位线1049、1050与场扩散层1044连接，利用分别被设置为14个的接触孔1057将位线1054、1055连接到场扩散层1044上。被设置为20个的接触孔1052是连接在位线1049、1050上经绝缘层(未图示)设置的第1层铝布线(未图示)与位线1049、1050用的接触孔。此外，被设置为20个的接触孔1056是连接在位线1054、1055上经绝缘层(未图示)设置的第1层铝布线(未图示)与位线1054、1055用的接触孔。参照图49，现有的半导体存储器1000、1100具备内部电压发生电路1060～1065、端子1066～1077、开关1078～1083、控制电路1084和切换电路1085。内部电压发生电路1060～1062对电源电压进行降压，分别发生内部电压VREFS、VREFP、VREFD。内部电压发生电路1063对电源电压进行降压，发生对位线对进行预充电用的内部电压VBL。内部电压发生电路1064对电源电压进行降压，发生作为单元板电压的内部电压VCP。内部电压发生电路1065对电源电压进行升压，发生激活字线用的内部电压VPP。开关1078根据来自切换电路1085的切换信号，在通常工作时连接到端子1066上，将由内部电压发生电路1060发生的内部电压VREFS供给内部电路，在老化测试时连接到端子1067上，将从输入数据掩蔽信号DQM0用的端子供给的外部电压供给内部电路。开关1079根据来自切换电路1085的切换信号，在通常工作时连接到端子1068上，将由内部电压发生电路1061发生的内部电压VREFP供给内部电路，在老化测试时连接到端子1069上，将从输入数据掩蔽信号DQM0用的端子供给的外部电压供给内部电路。开关1080根据来自切换电路10本文档来自技高网...

【技术保护点】
一种半导体存储器，其特征在于：具备：ｎ（ｎ是自然数）个存储体（１０～１３），分别包含多个存储单元；以及ｍ（ｍ是满足ｍ＜ｎ的自然数）个预译码器（１４、１５），根据存储体地址（ＢＡ０、ＢＡ１）生成选择上述ｎ个存储体（１０～１３）的每 一个用的选择信号，上述ｍ个预译码器（１４、１５）的每一个对上述ｎ个存储体（１０～１３）中的ｋ（ｋ是满足ｎ＝ｋ×ｍ的自然数）个存储体（１０、１１或１２、１３）输出上述已生成的选择信号。

【技术特征摘要】
JP 2001-10-26 329188/011.一种半导体存储器，其特征在于具备n(n是自然数)个存储体(10～13)，分别包含多个存储单元；以及m(m是满足m＜n的自然数)个预译码器(14、15)，根据存储体地址(BA0、BA1)生成选择上述n个存储体(10～13)的每一个用的选择信号，上述m个预译码器(14、15)的每一个对上述n个存储体(10～13)中的k(k是满足n＝k×m的自然数)个存储体(10、11或12、13)输出上述已生成的选择信号。2.如权利要求1中所述的半导体存储器，其特征在于将上述m个预译码器(14、15)配置在被上述n个存储体(10～13)包围的区域中。3.如权利要求2中所述的半导体存储器，其特征在于还具备存储在上述n个存储体(10～13)中共同的数据或对其进行计数并根据需要将上述数据输出给上述m个预译码器的外围电路(17、18)，以接近于上述m个预译码器(14、15)的方式来配置上述外围电路(17、18)。4.如权利要求1中所述的半导体存储器，其特征在于上述m个预译码器(14、15)的每一个还输出使所选择的存储体以外的存储体成为不被选择的不选择信号。5.如权利要求1中所述的半导体存储器，其特征在于还具备使电源电压上升到字线激活电压的泵电路和对上述多个存储体(10～13)的每一个供给上述字线激活电压的电源布线，上述n个存储体(10～13)的每一个包含排列成行列状的多个存储单元；在行方向上排列的多条字线；在列方向上排列的多个位线对；以及字线驱动器，利用上述字线激活电压激活上述多条字线中的被地址指定的字线，上述泵电路包含泵电容器(72～74)，用来使上述电源电压上升到上述字线激活电压；以及布线(651、652)，对上述电源布线供给作为上述泵电容器(72～74)的两端的电压的上述字线激活电压，上述泵电容器(72～74)的长边方向与上述布线(651、652)的方向相同。6.如权利要求1中所述的半导体存储器，其特征在于还具备对上述n个存储体(10～13)的每一个供给时钟的p(p是满足p＜n的自然数)个转发器(22、23)，上述p个转发器(22、23)的每一个对上述n个存储体(10～13)中的s(s是满足n＝s×p的自然数)个存储体(10、12或11、13)供给上述时钟，将上述p个转发器(22、23)的每一个配置在对应的存储体(11、13或10、12)的附近。7.如权利要求6中所述的半导体存储器，其特征在于还具备对上述p个转发器(22、23)供给上述时钟的驱动器(21)，与上述驱动器(21)的距离为最长的转发器(22)以外的p-1个转发器(23)使从上述驱动器供给的时钟的相位与与上述驱动器(21)的距离为最长的转发器(22)供给对应的存储体(10、12)的时钟的相位相一致地将上述时钟供给对应的存储体(11、13)。8.一种半导体存储器(120、130、140)，该半导体存储器被具有第1电压电平的第1电源电压和具有比上述第1电压电平低的第2电压电平的第2电源电压中的某一个电源电压所驱动，与时钟同步地工作，其特征在于，具备存储单元阵列(35、45)，包含输入或输出数据用的多个存储单元；外围电路(32～34、36～39)，与上述时钟同步地对上述存储单元进行数据的输入或输出；内部电压发生电路(40、48)，根据上述第1或第2电源电压来发生内部电压，将该已发生的内部电压供给上述存储单元阵列和上述外围电路(32～34、36～39)；以及电压生成电路(41)，根据外部电源电压来生成上述第1和第2电源电压，根据电压切换信号切换上述已生成的第1和第2电源电压，供给上述内部电压发生电路(40、48)。9.如权利要求8中所述的半导体存储器，其特征在于还具备从外部接受上述电压切换信号的焊区(42、50)，上述电压生成电路(41)经上述焊区(42、50)接受上述电压切换信号，在上述电压切换信号由第1逻辑电平构成时，对上述内部电压发生电路(40、48)供给上述第1电源电压，在上述电压切换信号由第2逻辑电平构成时，对上述内部电压发生电路...

【专利技术属性】
技术研发人员：长泽勉，米谷英树，石田耕三，神保伸一，诹访真人，山内忠昭，松本淳子，田增成，冈本武郎，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]