半导体存储器件制造技术

一种具有多个存储单元对并包括一个用于存储普通数据和辅助数据的存储单元对的半导体存储器件，在该半导体存储器件中可检查一个存储单元对中的一个存储单元的操作。在正常操作时期，可通过同时激励两条字线，从想要的存储单元读出数据和写入数据。另一方面，在操作测试时期，可通过激励一条想要的字线，仅从存储单元对中的一个存储单元读出数据和写入数据。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种半导体存储器件，尤其涉及一种具有多个存储单元对并包括一个用于存储普通数据和辅助数据的存储单元对的半导体存储器件。
技术介绍
对于包含积累电荷的电容和向其中输入数据并从中输出数据的晶体管的动态随机存取内存(DRAM)型的半导体存储器件，必须定时进行刷新操作以补偿电容的电荷泄漏。在这种DRAM型的半导体存储器件中，刷新操作时消耗的电流将占到其不操作时(即外界未对其进行操作，存储器件处于非激活状态时)消耗电流的一大部分。JapanesePatent Laid-Open Publication 2001-143463公开了通过一种双存储系统来积累电荷，以作为减少这种刷新电流的有效方法。在该项专利技术中，要存储的数据作为互补数据存储在一对存储单元中，且该对存储单元连接到与一个响应某个字线的选择的普通读出放大器相连的一对位线上。即，一对存储单元位于一对与一个读出放大器和一条字线相连的位线交叉的位置，并且通过选择字线，互补数据从该对位线写入该存储单元对，或者读出到该对位线。”高”和”低”电平存储在一对存储单元中，作为1比特存储数据。结果，读敏感性增强并且刷新周期能够显著增加。因此，存储量双倍增加，但通过减少所执行的刷新操作的次数，DRAM型半导体存储器件不操作时消耗的电流能够减少。图28是显示常规双存储系统半导体存储器件的具体结构的视图。如图28所示，常规双存储系统半导体存储器件包括一个行地址预解码器10、一个主字解码器11、一个地址预解码器12、从字解码器#1至#4、读出放大器13-1至13-4，字线WL1至WL6，位线BL1至BL8以及一个存储单元阵列14。行地址预解码器10是位于主字解码器11前级的处理部分。行地址预解码器10输入并解码一个行地址，即行方向的地址，并将解码结果提供给主字解码器11。主字解码器11进一步对行地址解码器10提供的解码结果进行解码，并将解码结果提供给从字解码器#1至#4。地址预解码器12接收输入的行地址，并将解码该地址所得结果提供给从字解码器#1至#4。另外，在测试操作时期，地址预解码器12接收一个指示测试操作的输入预定信号。从字解码器#1至#4根据主字解码器11和地址预解码器12提供的解码结果，分别控制字线WL2至WL5。读出放大器13-1至13-4放大从存储单元阵列14所包含的存储单元中读出的数据。如图29所示，存储单元阵列14包含C11至C82多个存储单元组合，将在后文描述。图30是显示图29所示的存储单元组合C11至C82的详细结构的视图。如图30所示，一个存储单元组合包含存储单元30和31，门32和33，以及一个接触点34。存储单元30和31是记录数据和保存位信息的基本单元。门32和33分别连接到字线WL1和WL2。门32根据加到字线WL1上电压连接存储单元30和位线BL2，门33根据加到字线WL2上的电压连接存储单元31和位线BL2。接触点34把从存储单元30或31读出的数据提供给位线BL2，并把加到位线BL2的数据提供给存储单元30或31。现以读操作为例简要描述上述常规双存储系统半导体存储器件中的操作。当输入一个行地址时，例如，如果从字解码器#2被行地址预解码器10，主字解码器11和地址预解码器12的操作选中，则字线WL3将被激励。当字线WL3被激励时，电压将被加到控制存储单元组合C11、C31、C51和C71的上存储单元的门上，存储在这些存储单元中的位信号被读出。从这些存储单元中读出的位信号分别提供给位线BL1、BL3、BL5和BL7。输出到位线BL1和BL3的位信号提供给读出放大器13-1，输出到位线BL5和BL7的位信号提供给读出放大器13-2。位线BL1和BL3分别用于发送普通数据和辅助数据，因此输出到位线BL1的位信号的逻辑与输出到位线BL3的位信号的逻辑相反。位线BL5和BL7也分别用于发送普通数据和辅助数据，因此输出到位线BL5的位信号的逻辑与输出到位线BL7的位信号的逻辑相反。读出放大器13-1放大位线BL1和BL3输出的信号，通过参照放大后的信号指定存储的数据，并输出所指定的结果。同样地，读出放大器13-2放大位线BL5和BL7输出的信号，通过参照放大后的信号指定存储的数据，并输出所指定的结果。对于此系统，仅当与用于传输普通数据的位线(BL1、BL2、BL5或BL6)相连接的存储单元和与用于传输辅助数据的辅助位线(BL3、BL4、BL7或BL8)相连接的存储单元都无缺陷并能积累电荷时，刷新周期才能增长。但会有一个存储单元由于有缺陷不能积累电荷而另一个存储单元能够积累电荷的情况。在这种情况下，作为操作测试的结果，这对存储单元可能看起来是正常操作的。但在该情况中只有一个存储单元积累电荷，因此刷新能力与单存储单元是很相似的。器件的刷新周期根据所有存储单元中有坏刷新特性的存储单元设置。因此，如果器件中存在仅有一个存储单元在操作的存储单元对时，刷新周期必须缩短到和它们一样。结果则不能获得通过采用双存储系统增长刷新周期的效果。
技术实现思路
本专利技术是在上文描述的背景环境下产生的。本专利技术的一个目标是提供一种半导体存储器件，具有这样的功能，在操作测试中发现仅有一个存储单元有缺陷的存储单元组合，并通过使用冗余存储单元修补该存储单元组合。为达到上述目的，提供了一种具有多对存储单元，并包括一对存储普通数据和辅助数据的存储单元的半导体存储器件。该半导体存储器件包括用于选定一个预定的存储单元对的字线，用于从被字线选定的存储单元对中读出数据并向该存储单元对中写入数据的位线，用于接收输入的设置信号以设置一个操作模式的一个操作模式输入电路，以及当操作模式输入电路输入一个设置信号以设置在一个存储单元上执行操作测试的模式时，对从该存储单元对中的一个存储单元读出数据和写入数据进行限制的一个限制电路。本专利技术的上述的和其他目标、功能和优点将从以下通过举例方式，并与说明本专利技术的首选实施例的附图相结合的描述中变得更明晰。附图说明图1是显示本专利技术的第一实施例的结构的视图。图2是显示图1所示的地址预解码器的详细结构的视图。图3是显示图1所示的存储单元阵列的详细结构的视图。图4是显示图3所示的存储单元组合的详细结构的视图。图5是描述图2所示电路的操作的视图。图6是描述图1所示的实施例在正常时期的操作的视图。图7是图6所示的存储单元阵列的放大视图。图8是描述图1所示的实施例在操作测试时期的操作的视图。图9是显示本专利技术的第二实施例的结构的视图。图10是显示图9所示的地址预解码器的详细结构的视图。图11是描述图10所示电路的操作的视图。图12是描述图9所示的实施例在正常时期的操作的视图。图13是显示本专利技术的第三实施例的视图。图14是显示图13所示的BT控制电路的结构的视图。图15是显示图13所示的BT控制电路的结构的视图。图16是描述图13所示的BT控制电路的操作的视图。图17是描述图13所示的实施例的操作的视图。图18是描述图13所示的实施例在正常时期的操作的时序图。图19是描述图13所示的实施例在操作测试时期的操作的时序图。图20是显示本专利技术的第四实施例的结构的视图。图21是显示图20所示的BT控制电路的结构的视图。图22是显示图20所示的BT控制电路的结构的视图。图23是描述图2本文档来自技高网...

【技术保护点】
一种具有多个存储单元对并包括一个用于存储普通数据和辅助数据的存储单元对的半导体存储器件，包括： 用于选定一个预定的存储单元对的字线； 用于从被字线选定的存储单元对中读出数据并向该存储单元对中写入数据的位线； 用于接收输入的设置信号以设置一个操作模式的一个操作模式输入电路；以及 当操作模式输入电路输入一个设置信号以设置在一个存储单元上执行操作测试的模式时，对从该存储单元对中的一个存储单元读出数据和写入数据进行限制的一个限制电路。

【技术特征摘要】
【国外来华专利技术】JP 2001-11-28 362281/20011.一种具有多个存储单元对并包括一个用于存储普通数据和辅助数据的存储单元对的半导体存储器件，包括用于选定一个预定的存储单元对的字线；用于从被字线选定的存储单元对中读出数据并向该存储单元对中写入数据的位线；用于接收输入的设置信号以设置一个操作模式的一个操作模式输入电路；以及当操作模式输入电路输入一个设置信号以设置在一个存储单元上执行操作测试的模式时，对从该存储单元对中的一个存储单元读出数据和写入数据进行限制的一个限制电路。2.根据权利要求1所述的半导体存储器件，其中字线包括一条用于该存储单元对中存储普通数据的存储单元的字线和一条用于该存储单元对中存储辅助数据的存储单元的字线，这两条字线彼此独立放置；以及限制电路在设置为执行操作测试的模式的情况下，通过停止激励两条彼此独立放置的字线之一来限制读和写，其中一条字线用于存储普通数据的存储单元，另一条字线用于存储辅助数据的存储单元。3.根据权利要求2所述的半导体存储器件，其中用于存储单元对中存储普通数据的存储单元的字线和用于存储单元对中存储辅助数据的存储单元的字线是并列放置的。4.根据权利要求2所述的半导体存储器件，其中用于存储单元对中存储普通数据的存储单元的字线和用于存储单元对中存储辅助数据的存储单元的字线是交替放置的。5.根据权利要求1所述的半导体存储器件，其中的限制电路通过断开存储单元与两条位线之一的连接，以限制对存储单元对的一个存储单元的读数据和写数据。6.根据权利要求5所述的半导体存储器件，其中每条位线...

【专利技术属性】
技术研发人员：泽村贵宽，松宫正人，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]