多阈值MIS集成电路器件及其电路设计方法技术

在芯片５０Ａ中，被布置的宏电路单元２０Ａ不包括虚拟电源线和高阈值电压的泄漏电流抑制ＭＯＳ晶体管和高阈值电压的泄漏电流抑制ＭＯＳ晶体管单元５１。晶体管单元５１具有一条与该单元的纵方向重合的门线５１Ｇ，它沿着宏电路单元２０Ａ的矩形单元框架的一侧布置，及具有一个连至用于外部连接的ＶＤＤ焊盘６０和６１的漏区域５１Ｄ，一条连至Ｉ／Ｏ单元７３的门线５１Ｇ以及一个连至宏电路单元２０Ａ的ＶＤＤ端点的源区域５１Ｓ。此ＶＤＤ端点用作一条虚拟电源线Ｖ＿ＶＤＤ的一个端点。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种多阈值电压MIS集成电路器件及其电路设计方法，具体地涉及一种MIS(金属绝缘器半导体)，更具体地涉及一种多阈值电压CMOS(互补金属氧化物半导体)集成电路器件及其电路设计方法，该集成电路器件配备有一个包括一个低阈值电压MIS晶体管和一个高阈值电压MIS晶体管的电路，用于在备用时对流过该电路的泄漏电流进行抑制。
技术介绍
近年以来，要求携带式电子设备具有更高速度和更低功率消耗以便取得长的电池寿命。在CMOS LSI中，由于功率消耗正比于电压平方，能够通过降低电源电压来减少功率消耗。然而，降低电源电压会导致MOS晶体管运行速度的降低。因此，曾经通过减少MOS晶体管的阈值电压来改进运行速度。然而，降低阈值电压将会导致备用时MOS晶体管泄漏电流的增加，从而难于达到较低功率消耗。为克服这些问题，曾经使用如图7(A)和7(B)中所示MTCMOS(多阈值电压CMOS)。在图7(A)中，一个包括低阈值电压MOS晶体管的逻辑电路10连接于一条虚拟电源电压线V-VDD与一条接地电压电源线VSS之间，以及一个高阈值电压的用于抑制泄漏电流的PMOS晶体管T1连接于虚拟电源电压线V VDD与电源电压线VDD之间。在运行时，电源控制信号*PCNT被设为低的以便接通PMOS晶体管T1，从而使V_VDD电源线的电压成为VDD例如1.8V。另一方面，在备用时，电源控制信号*PCNT被设为高的以便关断PMOS晶体管T1，从而抑制逻辑电路10的泄漏电流。参照图7(B)，一个高阈值电压的用于抑制泄漏电流的PMOS晶体管T2连接于一条虚拟电源电压线V_VDD与一条电源电压线VDD之间，以及一个高阈值电压的用于抑制泄漏电流的NMOS晶体管T3连接于一条虚拟接地电源电压线V_VSS与一条接地电源电压线VSS之间。在运行时，互补的电源控制信号*PCNT和PCNT分别被设为低和高的以便接通PMOS晶体管T2和NMOS晶体管T3。另一方面，在备用时，电源控制信号*PCNT和PCNT分别被设为高和低的以便关断PMOS晶体管T2和NMOS晶体管T3，从而抑制逻辑电路10的泄漏电流。以下描述的只是图7(A)的泄漏电流抑制电路的情况，但它也能够应用于图7(B)的泄漏电流抑制电路的情况。如图8中所示，一个宏电路20包括N排单元21至2N。例如，如图9中所示，每排单元包括一批标准单元31、32、33、…，它们包括各PMOS晶体管，其中每个晶体管具有用于抑制泄漏电流的高阈值电压，每个门电路由*PCNT供电，及逻辑门所包括的MOS晶体管中的每一个具有低阈值电压。选代地，如图10中所示，每排单元所包括的标准单元30只包括具有高阈值电压的用于抑制泄漏电流的PMOS晶体管和多个标准单元例如一个NAND门单元31A、一个反相器单元32A、…，它们所包括的MOS晶体管中的每一个具有低阈值电压。布置了多个标准单元30，用于抑制一排单元中的泄漏电流。当一个宏电路作为IP(知识产权)从其他公司购买时，如果该宏电路不包括一个用于抑制泄漏电流的MOS晶体管，则该MOS晶体管必须如图9或10中所示地被插入。此外，当该宏电路包括一个用于抑制泄漏电流的MOS晶体管时，该用于抑制泄漏电流的MOS晶体管必须从每个单元中去除，或者各用于抑制泄漏电流的MOS晶体管必须从每排单元中去除，以便牺牲备用时功率消耗的减少而获得更高集成度。此外，在图9中所示的情况下，因为泄漏电流抑制MOS晶体管的门宽度决定于对流经逻辑门的电流界限的考虑以便不阻碍每个逻辑门速度的改进，因此整个电路中的界限变为过度地大，从而增加基片上的宏电路所占据的面积。在图10中所示的情况下，因为泄漏电流抑制单元中不包括逻辑门，因此增加无用面积，从而增加基片上宏电路占据的面积。
技术实现思路
因此，本专利技术的一个目的是提供一种多阈值MIS集成电路器件及其电路设计方法，其中宏电路不必包括虚拟电源线和高阈值电压的泄漏电流抑制MIS晶体管。根据本专利技术的一个方面，提供了一种多阈值MIS集成电路器件，在一块基片上包括一个宏电路，包括一个内部电路和一个连至内部电路的虚拟电源线，该内部电路包括一个具有第一阈值电压的MIS晶体管；及一个泄漏电流抑制MIS晶体管单元具有一条连至一条电源控制线的门线，具有与门线重合的纵方向，沿着宏电路的宏框架的一侧而形成，具有与第一阈值电压不同的第二阈值电压，具有一条电流路径，其一端和另一端分别连至一条电源线和第一虚拟电源线。根据此配置，该宏电路的一条电源线不包括虚拟电源线，而一个泄漏电流抑制MIS晶体管能够用作虚拟电源线。此外，这允许减少一个多阈值MIS集成电路器件的设计时间。还有，根据宏电路的电流消耗来合适地确定泄漏电流抑制MIS晶体管单元的尺寸例如长度，以便制止基片上宏电路占据面积的增加(与现有技术比较)。附图说明图1是根据本专利技术第一实施例的多阈值电压MOS集成电路器件的芯片上布局的原理图。图2是图1中所示PMOS晶体管单元51及其附近区域的更详细的布局图。图3是图1中所示宏电路20A的一部分的内部详细布局图。图4是根据本专利技术第二实施例的多阈值电压MOS集成电路器件的芯片上布局的原理图。图5是根据本专利技术第三实施例的多阈值电压MOS集成电路器件的芯片上布局的原理图。图6是根据本专利技术第四实施例的多阈值电压MOS集成电路器件的芯片上布局的原理图。图7(A)和7(B)是用于显示现有技术多阈值电压CMOS电路的图。图8是用于显示一个包含标准单元阵列的现有技术宏电路的布局图。图9是用于显示图8中所示一排单元的一部分的电路图。图10是用于显示图8中所示一排单元的一部分的另一个配置的电路图。具体实施例方式今后参照附图更详细地描述本专利技术优选实施例。第一实施例图1是根据本专利技术第一实施例的多阈值电压MOS集成电路器件的芯片上布局的原理图。宏电路20A、20B和20C被布置于半导体芯片50上面，它们都没有图7(A)或7(B)中所示泄漏电流抑制电路，但都是例如作为IP从其他公司购买的。宏电路20A、20B和20C分别是例如一个存储器、一个DSP(数字信号处理器)和一个CPU。根据本专利技术，根据是否将宏电路20A至20C中的电源电压线VDD和VSS连至与这些线分开的泄漏电流抑制电路而确定是否分别将这些线用作虚拟电源电压V_VDD和V_VSS的电源线。在第一实施例中，因为宏电路20A至20C中的电源线VDD用作V_VDD电源线，VDD被标为V_VDD。宏电路20A至20C的宏框架都是矩形形状，及一个高阈值电压的泄漏电流抑制NMOS晶体管单元被沿着每个宏框架的侧面布置。更具体地，PMOS单元51至53沿着宏框架的三侧被布置于宏电路20A的宏框架的周边部分内。单元51包括一个平行于宏电路20A的宏框架一侧的门线51G，及一个源区域51S和一个漏区域51D分别形成于门线51G两侧的块内。单元51的纵方向与门线51G的方向重合。描述于半导体芯片50的边缘部分中的矩形标示每个用于外部电源电压的I/O单元焊盘，或者一个外部信号的I/O焊盘和I/O缓存门。PMOS晶体管单元51与宏电路20A之间的关系与图7(A)中所示PMOS晶体管T1与逻辑电路10之间的关系相同。PMOS晶体管单元51的源区域51S连至VDD焊盘60和61，以供外部连接之用，本文档来自技高网...

【技术保护点】
一种多阈值ＭＩＳ集成电路器件，包括： 一个第一宏电路，包括第一内部电路和连至第一内部电路的第一虚拟电源线，该第一内部电路包括具有一个第一阈值电压的一个ＭＩＳ晶体管；及 一个第一泄漏电流抑制ＭＩＳ晶体管单元，具有一条连至第一电源控制线的第一门线，具有与第一门线重合的纵方向，沿着第一宏电路的一个宏框架的一侧而形成，具有与第一阈值电压不同的一个第二阈值电压，具有一条电流路径，该电流路径的一端和另一端分别连至一条第一电源线和所述第一虚拟电源线。 其中所述第一宏电路和第一泄漏电流抑制ＭＩＳ晶体管单元被形成于一块基片上。

【技术特征摘要】
JP 2001-11-22 356864/20011.一种多阈值MIS集成电路器件，包括一个第一宏电路，包括第一内部电路和连至第一内部电路的第一虚拟电源线，该第一内部电路包括具有一个第一阈值电压的一个MIS晶体管；及一个第一泄漏电流抑制MIS晶体管单元，具有一条连至第一电源控制线的第一门线，具有与第一门线重合的纵方向，沿着第一宏电路的一个宏框架的一侧而形成，具有与第一阈值电压不同的一个第二阈值电压，具有一条电流路径，该电流路径的一端和另一端分别连至一条第一电源线和所述第一虚拟电源线。其中所述第一宏电路和第一泄漏电流抑制MIS晶体管单元被形成于一块基片上。2.根据权利要求1的多阈值MIS集成电路器件，其中第一MIS晶体管单元具有一个预定尺寸，多个第一MIS晶体管单元沿着第一宏电路的宏框架的一侧布置，及每对相邻的第一MIS晶体管单元的门线彼此连接。3.根据权利要求1的多阈值MIS集成电路器件，其中第一宏电路的宏框架具有矩形形状，及第一MIS晶体管单元沿着宏框架的至少两侧布置。4.根据权利要求1的多阈值MIS集成电路器件，其中第一宏电路还包括一条连至第一内部电路的第二虚拟电源线，该设备还包括一个第二泄漏电流抑制MIS晶体管单元，具有一条连至第二电源控制线的第二门线，具有与第二门线重合的纵方向，沿着第一宏电路的宏框架的一侧而形成，具有与第一阈值电压不同的第三阈值电压，具有一条电流路径，其一端和另一端分别连至第二电源线和第二虚拟电源线。5.根据权利要求1的多阈值MIS集成电路器件，其中第一电源线连至一个形成于基片上的焊盘，该焊盘用于外部连接。6.根据权利要求4的多阈值MIS集成电路器件，其中第二电源线连至一个形成于基片上的焊盘，该焊盘用于外部连接。7.根据权利要求1的多阈值MIS集成电路器件，其中第一电源线具有一个形成于包括第一宏电路和第一MIS晶体管单元在内的周...

【专利技术属性】
技术研发人员：宫城觉，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]