用于薄膜晶体管的多晶硅薄膜和使用该多晶硅薄膜的器件制造技术

本发明专利技术涉及一种用于薄膜晶体管（ＴＦＴ）的多晶硅薄膜和采用它制造的器件，其中，通过提供一种ＴＦＴ的多晶硅薄膜、和ＴＦＴ采用该多晶硅薄膜的器件，来改善ＴＦＴ和器件的均匀性，该多晶硅薄膜的特征在于，对于互相垂直设置的晶体管ＴＲ１和ＴＲ２而言，最大数量的各个主要晶粒边界能够包含在有源沟道区中的概率Ｐ１和Ｐ２分别以下列表达式表示，概率Ｐ１和Ｐ２不等于０．５。表达式１：Ｐ１＝（Ｄ１－（Ｎｍａｘ１－１）×Ｇｓ１）／Ｇｓ１；表达式２：Ｐ２＝（Ｄ２－（Ｎｍａｘ２－１）×Ｇｓ２）／Ｇｓ２；其中Ｄ１＝Ｌ１ｃｏｓθ＋Ｗ１ｓｉｎθ，Ｄ２＝Ｌ２ｃｏｓθ＋Ｗ２ｓｉｎθ，Ｌ１和Ｌ２是晶体管ＴＲ１和ＴＲ２的有源沟道长度，Ｗ１和Ｗ２是晶体管ＴＲ１和ＴＲ２的有源沟道宽度，Ｎｍａｘ１和Ｎｍａｘ２是包含在每个晶体管ＴＲ１和ＴＲ２的有源沟道区中的“主要”晶粒边界的最大数量，Ｇｓ１和Ｇｓ２是对于每个晶体管ＴＲ１和ＴＲ２的特性具有重大影响的晶粒尺寸，θ是“主要”晶粒边界对于垂直于各个晶体管ＴＲ１和ＴＲ２的有源沟道方向的方向倾斜的角度。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及用于薄膜晶体管(thin film transistor)中的多晶硅薄膜(polycrystalline silicon thin film)和采用该多晶硅薄膜的器件，更尤其是用于具有在不变和规则的晶体生长方向上的硅晶粒(silicon grain)的薄膜晶体管的多晶硅薄膜，和用上述多晶硅薄膜制成的薄膜晶体管的器件。
技术介绍
众所周知，用多晶硅制造薄膜晶体管(此后称为TFT)时，存在于包含在有源沟道区(active channel region)的多晶硅的晶粒边界上的键合缺陷(bonding defect)如原子悬挂键(atom dangling bond)充当对电子电荷载流子(electric charge carrier)的俘获阱(trap)。因此，用TFT制造有源矩阵显示器基片(active matrix display substrate)时，晶粒的尺寸、尺寸均匀性、数量和位置、以及方向不仅直接或间接地对TFT特性如阈值电压(threshold voltage)(Vth)、亚阈值斜率(subthresholdslope)、电荷载流子迁移率(charge 本文档来自技高网...

【技术保护点】
一种ＴＦＴ的多晶硅薄膜，其中对于互相垂直设置的晶体管ＴＲ１和ＴＲ２而言，最大数量的各自的主要晶粒边界包含在有源沟道区的概率Ｐ１和Ｐ２如下表示：Ｐ１＝（Ｄ１－（Ｎｍａｘ１－１）×Ｇｓ１）／Ｇｓ１；Ｐ２＝（Ｄ２－（Ｎｍａｘ２－１ ）×Ｇｓ２）／Ｇｓ２；其中，Ｐ１和Ｐ２不等于０．５，Ｄ１＝Ｌ１ｃｏｓθ＋Ｗ１ｓｉｎθ，Ｄ２＝Ｌ２ｃｏｓθ＋Ｗ２ｓｉｎθ，Ｌ１和Ｌ２是晶体管ＴＲ１和ＴＲ２的有源沟道长度，Ｗ１和Ｗ２是晶体管ＴＲ１和ＴＲ２的有源沟道宽度，Ｎｍａｘ１和Ｎｍ ａｘ２是对于每个晶体管ＴＲ１和ＴＲ２而言，包含在有源沟道区的“主要”晶粒边界的最大数量，Ｇｓ１和...

【技术特征摘要】
KR 2002-7-8 39495/021.一种TFT的多晶硅薄膜，其中对于互相垂直设置的晶体管TR1和TR2而言，最大数量的各自的主要晶粒边界包含在有源沟道区的概率P1和P2如下表示P1＝(D1-(Nmax1-1)×Gs1)/Gs1；P2＝(D2-(Nmax2-1)×Gs2)/Gs2；其中，P1或P2不等于0.5，D1＝L1cosθ+W1sinθ，D2＝L2cosθ+W2sinθ，L1和L2是晶体管TR1和TR2的有源沟道长度，W1和W2是晶体管TR1和TR2的有源沟道宽度，Nmax1和Nmax2是对于每个晶体管TR1和TR2而言，包含在有源沟道区的“主要”晶粒边界的最大数量，Gs1和Gs2是对每个晶体管TR1和TR2的特性具有重大影响的晶粒尺寸，θ是“主要”晶粒边界对于垂直于各个晶体管TR1和TR2的有源沟道方向的方向倾斜的角度。2.根据权利要求1的TFT的多晶硅薄膜，其中，该多晶硅薄膜设置在显示器件的整个基片上。3.根据权利要求1的TFT的多晶硅薄膜，其中，概率P1或P2为0.75或以上，或者为0.25或以下。4.根据权利要求1的TFT的多晶硅薄膜，其中，θ是-45°≤θ≤45°。5.根据权利要求4的TFT的多晶硅薄膜，其中，θ是0°。6.一种TFT的多晶硅薄膜，其中包含对于互相垂直设置的晶体管TR1和TR2而言，包含最大数量的各自的主要晶粒边界的概率P1和P2表示为剩余距离率，剩余距离率是从...

【专利技术属性】
技术研发人员：李基龙，朴志容，苏宇永，
申请(专利权)人：三星SDI株式会社，
类型：发明
国别省市：KR[韩国]