半导体装置和半导体存储装置制造方法及图纸

半导体存储装置，具备有：存储器阵列（ＢＡＮＫ１）；连接于读出放大器（１０４）上的第１全程位线（ＲＧＢＬ）；连接到写入放大器（１０２）上的第２全程位线（ＷＧＢＬ）；和使上述多条位线（ＬＢＬ）选择性地连到上述第１全程位线（ＲＧＢＬ）和第２全程位线（ＷＧＢＬ）上的选择电路（ＹＳＷ１）。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体装置和半导体存储装置，特别涉及有效适用于内藏于微处理器或微型机之类的数据处理装置的超高速缓冲存储器的技术。
技术介绍
近年来，随着微处理器的工作频率的提高，要求超高速缓存高速工作。超高速缓存采用用位线把信号传送至存储单元的办法写入数据，采用使用位线把存储单元的数据传至放大器电路的办法读出数据。因此，要想实现超高速缓存的高速动作，减小位线的电容是重要的。作为已减小了位线电容的存储器，比如说有把存储器底板(mat)进行分割使位线阶层化的ISSCC Digest of Technical Papers，PP.304-305，Feb.，1995中公开的电路(以下称之为现有技术1)。现有技术1的存储器，把将6晶体管的存储单元排列成阵列状的存储器底板分成n等分，形成n个块，块内的位线(BL，BLB)介以被构成与块成对的读出放大器(S/A)和I/O电路被连接到形成为穿越存储体(bank)的I/O总线上去。在数据的读出时，把已从存储单元中读了出来的数据用位线(BL，BLB)传输到读出放大器(S/A)和I/O电路，把数据输出到I/O总线上。数据的写入用读出放大器(S/A)和I/本文档来自技高网...

【技术保护点】
一种半导体存储装置，包括：具有多条字线、多条位线和配置在上述多条字线与多条位线的交点上的多个存储单元的存储器阵列；连接到读出放大器上的第１全程位线；连接到写入放大器上的第２全程位线；把上述多个位线对选择性地连接到上述第１和第２全程位线上的选择电路，其中，上述第１和第２全程位线被配置于上述存储器阵列上；在从上述存储器阵列中读出数据时，上述多条位线电连接到上述第１全程位线上，并通过上述读出放大器输出数据；在向上述存储器阵列中写入数据时，通过上述写入放大器把数据输入到第２全程位线上去，并且上述多条位线电连接到上述第２全程位线上。

【技术特征摘要】
JP 1996-8-6 206869/1996;JP 1997-1-30 016223/19971.一种半导体存储装置，包括具有多条字线、多条位线和配置在上述多条字线与多条位线的交点上的多个存储单元的存储器阵列；连接到读出放大器上的第1全程位线；连接到写入放大器上的第2全程位线；把上述多个位线对选择性地连接到上述第1和第2全程位线上的选择电路，其中，上述第1和第2全程位线被配置于上述存储器阵列上；在从上述存储器阵列中读出数据时，上述多条位线电连接到上述第1全程位线上，并通过上述读出放大器输出数据；在向上述存储器阵列中写入数据时，通过上述写入放大器把数据输入到第2全程位线上去，并且上述多条位线电连接到上述第2全程位线上。2.根据权利要求1所述的半导体存储装置，其中，上述第1全程位线上的上述数据的读出周期和上述第2全程位线上的上述写入周期可以并行地进行。3.根据权利要求1所述的半导体存储装置，其中，上述存储单元是由6个晶体管构成的SRAM。4.一种半导体存储装置，包括具有多条字线、多条位线、配置在上述多条字线与多条位线之间的交点上的多个存储单元的存储器阵列；在上述存储器阵列上边与上述多条位线并行地配置的第1和第2全程位线；把上述多条位线选择性地连接到上述第1和第2全程位线上的选择电路，其中，上述选择电路，在从上述存储器阵列中读出数据时，使上述多条位线电连接到上述第1全程位线上，在向上述存储器阵列中写入数据时，使上述多条位线电连接到上述第2全程位线上。5.根据权利要求4所述的半导体存储装置，其中，上述第1全程位线上的上述数据读出周期和上述第2全程位线上的上述写入周期可以并行地进行。6.根据权利要求4所述的半导体存储装置，其中，上述存储单元是由6个晶体管构成的SRAM。7.一种半导体存储装置，包括具有第1多条字线、第1多条位线和被配置在上述第1多条字线与第1多条位线之间的交点上的多个存储单元的第1存储器阵列；具有第2多条字线、第2多条位线和被配置于上述第2多条字线与第2多条位线之间的交点上的多个存储单元的第2存储器阵列；在上述第1和第2存储器阵列上边被配置为与上述第1和第2多条位线并行的第1和第2全程位线；选择性地把上述第1多条位线连接到上述第1和第2全程位线上的第1选择电路；选择性地把上述第2多条位线连接到上述第1和第2全程位线上的第2选择电路，其中，上述第1或第2选择电路，在从上述存储单元中读出数据时，把上述第1或第2多条位线电连接到上述第1全程位线上，在向上述存储单元中写入数据时，把上述第1或第2多条位线电连接到上述第2全程位线上。8.根据权利要求7所述的半导体存储装置，其中，上述第1全程位线上的上述数据的读出周期和上述第2全程位线上的上述写入周期可以并行地进行。9.根据权利要求7所述的半导体存储装置，其中，上述存储单元是由6个晶体管构成的SRAM。10.一种半导体装置，包括具有已配置为阵列状的存储单元和本地位线的多个存储器底板；形成穿越上述多个存储器底板的一对第1全程位线和一对第2全程位线；邻近于上述存储器底板形成把上述本地位线选择性地连接到上述一对第1全程位线和一对第2全程位线上的选择电路，其中，在数据的读出时，使上述本地位线与上述第1全程位线电连接，在数据的写入时，使上述本地位线与上述第2全程位线电连接，且上述第1全程位线上的上述数据的读出周期与上述第2全程位线上的上述写入周期可以并行地进行。11.根据权利要求10所述的半导体装置，其中，在一个周期内进行向同一地址的数据的读出和写入。12.根据权利要求10所述的半导体装置，其特征是对上述每4对本地位线对形成一对上述第1全程位线对和一对上述第2全程位线对。13.根据权利要求10所述的半导体装置，其特征是上述本地位线和上述第1及第2...

【专利技术属性】
技术研发人员：长田健一，樋口久幸，石桥孝一郎，
申请(专利权)人：株式会社日立制作所，
类型：发明
国别省市：JP[日本]