半导体集成电路器件制造技术

一种半导体集成电路器件，包括：（ａ）形成在半导体衬底中的沟槽，以及（ｂ）埋置在所述沟槽内的第一绝缘膜；其中，所述沟槽具有倾斜的表面，所述倾斜的表面和所述半导体衬底（１）的表面之间的第一边界部分是圆形的，以及所述倾斜的表面和所述沟槽的侧壁之间的第二边界是圆形的。被所述沟槽包围的有源区的衬底表面，在有源区的中心部分是水平面，但在有源区的肩部向着沟槽的侧壁下降。该斜面包括两个具有不同倾斜角的斜面。靠近有源区中心部分的第一斜面较陡峭，靠近元件隔离沟槽侧壁的第二斜面比第一斜面平缓。有源区肩部的村底表面完全变圆，没有尖角部分。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体集成电路器件，特别涉及用于形成微细MISFET(金属绝缘体半导体场效应晶体管)的元件隔离结构的有效技术。
技术介绍
尽管硅的局部氧化(LOCOS)已广泛用作LSI生产工艺的元件隔离技术，但随着半导体元件尺寸的减小，正在引入一种新的元件隔离技术。通过把例如氧化硅膜等绝缘膜埋置于形成在硅衬底中的沟槽中起作用的浅沟槽隔离(SGI)，(a)减小了两元件间的间隔，(b)容易控制元件隔离膜的厚度，并容易设定场反型电压，(c)通过将不同杂质打到沟槽的侧壁和底部，可以隔离抗反射层与扩散层和沟道区。因此，与硅的局部氧化相比，更有利于保证亚阈值特性，减少结合漏电和背栅效应。以下是形成元件隔离沟槽的一般方法。首先，热氧化硅衬底，在表面上形成薄氧化硅膜，利用化学汽相淀积(CVD)法在氧化硅膜上形成氮化硅膜，通过利用光刻胶膜作掩模进行干法腐蚀，去掉元件隔离区的氮化硅膜。此后，去掉光刻胶膜，用氮化硅膜作掩模，进行干法腐蚀，在衬底中形成深350-400nm的沟槽，并热氧化衬底，在沟槽的内壁上形成薄氧化硅膜。该氧化硅膜的形成消除了发生在沟槽内壁上的腐蚀损伤，减轻了以后步骤中埋置于沟槽内的本文档来自技高网...

【技术保护点】
一种半导体集成电路器件，包括：（ａ）形成在半导体衬底中的沟槽，以及（ｂ）埋置在所述沟槽内的第一绝缘膜；其中，所述沟槽具有倾斜的表面，所述倾斜的表面和所述半导体衬底（１）的表面之间的第一边界部分是圆形的，以及　 　所述倾斜的表面和所述沟槽的侧壁之间的第二边界是圆形的。

【技术特征摘要】
JP 1998-12-28 374881/19981.一种半导体集成电路器件，包括(a)形成在半导体衬底中的沟槽，以及(b)埋置在所述沟槽内的第一绝缘膜；其中，所述沟槽具有倾斜的表面，所述倾斜的表面和所述半导体衬底(1)的表面之间的第一边界部分是圆形的，以及所述倾斜的表面和所述沟槽的侧壁之间的第二边界是圆形的。2.如权利要求1所述的半导体集成电路器件，其中，所述第一绝缘膜是通过CVD法形成的。3.如权利要求1所述的半导体集成电路器件，其中，所述第一绝缘膜是由氧化硅膜构成的。4.如权利要求1所述的半导体集成电路器件，其中，在所述沟槽的一个内壁之上形成第二绝缘膜，以及所述第一绝缘膜形成在所述第二绝缘膜之上。5.如权利要求4所述的半导体集成电路器件，其中，所述第二绝缘膜是由氧化硅膜构成的。6.如权利要求1所述的半导体集成电路器件，其中，在所述沟槽的内壁之上形成第二、第三绝缘膜，以及所述第一绝缘膜形成在所述第二、第三绝缘膜之上。7.如权利要求6所述的半导体集成电路器件，其中，所述第二绝缘膜是由氧化硅膜构成的，以及所述第三绝缘膜是由氮化硅膜构成的。8.如权利要求1所述的半导体集成电路器件，还包括(c)形成在所述半导体衬底之上的MISFET的栅绝缘膜，以及(d)形成在所述栅绝缘膜之上的MISFET的栅电极；其中，将杂质引入所述MISFET的沟道区域，以控制所述MISFET的阈值电压。9.如权利要求8所述的半导体集成电路器件，其中，所述栅电极形成在所述栅绝缘膜和第一绝缘膜之上。10.一种半导体集成电路器件，包括(a)形成在半导体衬底中的沟槽，以及(b)埋置在所述沟槽内的第一绝缘膜；其中，所述半导体衬底具有第一表面；所述沟槽具有第二和第三表面，所述第三表面的切线和所述第一表面之间的夹角从所述第一表面到第二表面逐渐增加，然后逐渐减小。11.如权利要求10所述的半导体集成电路器件，其中，所述第一绝缘膜是通过CVD法形成的。12.如权利要求10所述的半导体集成电路器件，其中，所述第一绝缘膜是由氧化硅膜构成的。13.如权利要求10所述的半导体集成电路器件，其中，在所述沟槽的一个内壁之上形成第二绝缘膜，以及所述第一绝缘膜形成在所述第二绝缘膜之上。14.如权利要求13所述的半导体集成电路器件，其中，所述第二绝缘膜是由氧化硅膜构成的。15.如权利要求10所...

【专利技术属性】
技术研发人员：金光贤司，渡部浩三，铃木范夫，石冢典男，
申请(专利权)人：株式会社日立制作所，
类型：发明
国别省市：JP[日本]