一种用于访问系统芯片外SDRAM的控制器及其实现方法技术方案

本发明专利技术公开了一种访问片外ＳＤＲＡＭ的控制器及其实现方式，该控制器设置于基于ＡＲＭ内核的、具有ＡＨＢ总线的片上系统内，介于所述ＡＨＢ总线和片外同步动态随机存储器之间，包括：ＳＤＲＡＭ访问接口模块，用于与外同步动态随机存储器连接，满足同步动态随机存储器ＳＤＲＡＭ的访问时序；高速缓存控制器，用于连接ＡＨＢ总线和ＳＤＲＡＭ访问接口模块，并对来自片外同步动态随机存储器ＳＤＲＡＭ的数据进行预取和缓存。由于在系统芯片内设置了高速缓存，从而使访问外接ＳＤＲＡＭ的效率提高，提高了整个系统的性能，同时也提高了芯片设计的灵活性。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及集成电路(IC)设计领域，尤其涉及一种在基于ARM内核的具有AMBA总线的片上系统(SOC)内访问片外同步动态随机存储器(SDRAM)的控制器，以及其实现方法。
技术介绍
在集成电路设计领域，片上系统(SOC，system on a chip)在进入本世纪后得到迅猛发展。片上系统SOC简单地讲是将计算机系统集成到一片芯片上。当该系统需要外接大容量的动态随机存储器DRAM(以SDRAM为例)时，片内的访问接口模块(或称SDRAM controller)的性能就显得尤为重要。从计算机系统角度来看，在计算机系统中的存储子系统是决定整个系统性能的重要一环。当系统中如果有同步动态随机存储器SDRAM的话，为保证系统性能，一般要加高速缓存(cache)对数据进行缓存。一般而言，片上系统SOC也是一个计算机系统，当外接大容量的SDRAM时，同步动态随机存储器控制器(SDRAMcontroller)一方面要将片内CPU的访问命令转换成符合SDRAM访问时序，同时也要考虑性能要满足要求。关于高速缓存(cache)在计算机系统中的作用在关于现代计算机体系结构教材中都有描述，也可以参见美本文档来自技高网...

【技术保护点】
一种访问片外同步动态随机存储器的控制器，设置于基于ＡＲＭ内核的、具有ＡＨＢ总线的片上系统内，介于所述ＡＨＢ总线和片外同步动态随机存储器之间，其特征在于，包括：　　　　一ＳＤＲＡＭ访问接口模块，用于与所述外同步动态随机存储器连接，满足同步动态随机存储器ＳＤＲＡＭ的访问时序；　　　　一高速缓存控制器，用于连接所述ＡＨＢ总线和所述ＳＤＲＡＭ访问接口模块，并对来自片外同步动态随机存储器ＳＤＲＡＭ的数据进行预取和缓存。

【技术特征摘要】
1.一种访问片外同步动态随机存储器的控制器，设置于基于ARM内核的、具有AHB总线的片上系统内，介于所述AHB总线和片外同步动态随机存储器之间，其特征在于，包括一SDRAM访问接口模块，用于与所述外同步动态随机存储器连接，满足同步动态随机存储器SDRAM的访问时序；一高速缓存控制器，用于连接所述AHB总线和所述SDRAM访问接口模块，并对来自片外同步动态随机存储器SDRAM的数据进行预取和缓存。2.根据权利要求1所述的控制器，其特征在于，所述高速缓存控制器进一步包括存储器控制器、控制器、不命中地址模块、置换单元；其中，所述存储器控制器，用于与所述所述AHB总线和片外同步动态随机存储器连接，对缓存的数据和相关标志位存放进行控制，以及与所述SDRAM访问接口模块之间的数据传输；所述控制器，用于通过状态机实现对整个高速缓存的访问操作过程进行统筹调度；所述不命中地址模块，用于与所述存储器控制器和控制器连接，在不命中的情况下产生访问所述存储器控制器内高速缓存存储器的地址，以及地址切换信号；所述置换单元，用于在所述控制器控制下产生需要被替换出去的存储体的选择信号，输出给所述存储器控制器。3.根据权利要求2所述的控制器，其特征在于，所述存储器控制器进一步包括一数据存储器，为高速缓存cache的数据存储区，用于对缓存的数据和相关标志位进行存放；一逻辑电路，用于对所述数据存储器的存储数据进行逻辑控制。4.根据权利要求2或3所述的控制器，其特征在于，所述存储器控制器为带4个存储体的存储器结构，所述存储体进一步包括8×16bit的存储块和dirty、tay、tag标志位。5.根据权利要求4所述的控制器，其特征在于，所述置换单元为一线性反馈转位寄存器LFSR。6.根据权利要求1、2、3或5所述的控制器，其特征在于，所述SDRAM访问接口模块进一步包括一配置模块，用于完成所述同步动态随机存储器参数配置；一主控模块，又包括与存储器的接口，用于使高速缓存的接口符合标准的SDRAM接口；二个主状态机，包括初始化工作机和正常工作状态机；一组计数器，用于控制各个命令的时序满足接口规范的要求。7.根据权利要求6所述的控制器，其特征在于，所述的计数器采用同步递减计数的方式，所述计数器的位宽由与其相关的时序参数的最大值决定。8.一种利用同步动态随机存储器的控制器进行数据存取控制的方法，其特征在于在片上系统内，介于所述AHB总线和片外同步动态随机存储器之间，分别设置SDRAM访问接口模块和高速缓存控制器；将所述高速缓存控制器与所述AHB总线连接，负责向所述SDRAM访问接口模块产生片外同步动态随机存储器SDRAM的访问控制信息，所述SDRAM访问接口模块根据所述控制信息来访问片外同步动态随机存储器SDRAM，满足片外同步动态随机存储器SDRAM的时序接口。9.根据权利要求8所述控制器进行数据存取控制的方法，其特征在于进一步包括如下步骤步骤1，对片上系统的CPU发出读/写操作指令进行判断，当操作指令为读操作时，执行步骤11，当操作指令为写操作指令时，执行步骤21；步骤11，在高速缓存控制器中的状态机的控制下，启动是否命中的判断，如果命中，则将高速缓存控制器中缓存的数据送...

【专利技术属性】
技术研发人员：叶辉，熊小昆，
申请(专利权)人：中兴通讯股份有限公司，
类型：发明
国别省市：94[中国|深圳]