具牺牲层的嵌入式非挥发性存储器的制造方法技术

一种在一基板上制造一集成电路的方法，该集成电路包括一位于该基板上一数组区域的非挥发性存储器以及一位于该基板上一非数组区域的其它电路，所述制造方法包括：　　　　在该基板的所述数组区域及非数组区域上形成一栅极介电层；在该基板的所述数组区域及非数组区域上，以一保护层覆盖该栅极介电层；　　　　在所述数组区域上依一位线方向形成至少一线图案并蚀刻所述保护层以形成至少一线结构；　　　　于该线结构之间，穿透所述栅极介电层注入一掺杂剂于所述基板中；　　　　于该线结构之间，沉积一介电材料以填充该线结构间的至少一间隙；　　　　对所述数组区域及非数组区域进行平整处理至一特定高度，该特定高度暴露出所述线结构以及填充于所述线结构的间隙中的介电材料；　　　　除去位于所述非数组区域及数组区域上的线结构上的保护层，留下所述栅极介电层以及填充于线结构间的间隙中的介电材料的余留部分；　　　　在部分所述栅极介电层上以及填充于所述线结构间的间隙中的介电材料上覆盖一多晶硅层；　　　　于所述数组区域中形成至少一字符线图案，并根据该图案蚀刻所述多晶硅层，使在该数组区域中定义出至少一字符线，而在所述非数组区域中定义出至少一晶体管栅极结构；　　　　于所述非数组区域中注入一掺杂剂，以形成至少一漏极和源极区域；　　　　在所述非数组区域的漏极和源极区域中形成一自对准硅化物；　　　　在所述数组区域及非数组区域上覆盖一介电材料层；以及　　　　在所述介电材料层上形成并定义出金属层。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种具有小关键尺寸的非挥发性存储器的制造方法，尤其涉及一种适合复杂集成电路上的嵌入式存储器的制造方法。
技术介绍
随着集成电路制造技术的发展，位于集成电路上的组件尺寸逐渐缩减，单一芯片上功能块的整合程度也逐渐提高。因此，设计出许多含有逻辑功能组件的嵌入式非挥发性存储器芯片，例如存储器控制器(memory controllers)、通用处理器(general-purpose processors)、输入/输出接口逻辑(input/outputinterface logic)、专用逻辑(dedicated logic)、数字信号处理器(digital signalprocessors)以及各种具有其它功能单位的芯片。目前小尺寸的复杂集成电路在设计及制造上仍然有一些问题有待解决。例如，当扩散导体的宽度越小时，该导体的电阻越大，因此，为了解决此问题，通常使用现有的自对准硅化金属(salicide)技术，亦即在该扩散导体的表面上形成一高导电层以降低该扩散导体的电阻值。例如，利用硅化物(silicide)如硅化钛(titanium silicide)等在自对准硅化金属技术的自对本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种在一基板上制造一集成电路的方法，该集成电路包括一位于该基板上一数组区域的非挥发性存储器以及一位于该基板上一非数组区域的其它电路，所述制造方法包括在该基板的所述数组区域及非数组区域上形成一栅极介电层；在该基板的所述数组区域及非数组区域上，以一保护层覆盖该栅极介电层；在所述数组区域上依一位线方向形成至少一线图案并蚀刻所述保护层以形成至少一线结构；于该线结构之间，穿透所述栅极介电层注入一掺杂剂于所述基板中；于该线结构之间，沉积一介电材料以填充该线结构间的至少一间隙；对所述数组区域及非数组区域进行平整处理至一特定高度，该特定高度暴露出所述线结构以及填充于所述线结构的间隙中的介电材料；除去位于所述非数组区域及数组区域上的线结构上的保护层，留下所述栅极介电层以及填充于线结构间的间隙中的介电材料的余留部分；在部分所述栅极介电层上以及填充于所述线结构间的间隙中的介电材料上覆盖一多晶硅层；于所述数组区域中形成至少一字符线图案，并根据该图案蚀刻所述多晶硅层，使在该数组区域中定义出至少一字符线，而在所述非数组区域中定义出至少一晶体管栅极结构；于所述非数组区域中注入一掺杂剂，以形成至少一漏极和源极区域；在所述非数组区域的漏极和源极区域中形成一自对准硅化物；在所述数组区域及非数组区域上覆盖一介电材料层；以及在所述介电材料层上形成并定义出金属层。2.如权利要求1所述的制造方法，还包括在所述非数组区域中注入所述掺杂剂以便在形成所述漏极和源极区域之前，先二度氧化该非数组区域中的所述氧化层。3.如权利要求1所述的制造方法，其中在所述非数组区域中注入掺杂剂以形成漏极和源极区域的过程包括对准所述晶体管栅极结构注入一第一掺杂剂；在该晶体管栅极结构上形成至少一间隙壁；以及对准该间隙壁注入一第二掺杂剂。4.如权利要求1所述的制造方法，其中在所述非数组区域中注入掺杂剂以形成漏极和源极区域的过程包括对准所述晶体管栅极结构注入一第一掺杂剂；在所述晶体管栅极结构上形成至少一间隙壁，并在所述数组区域的字符线间以形成所述间隙壁相同的材料填充该字符线间的间隙；以及对准所述间隙壁注入一第二掺杂剂。5.如权利要求1所述的制造方法，其中在非数组区域中注入掺杂剂以形成漏极和源极区域的过程包括对准所述晶体管栅极结构注入一第一掺杂剂；在所述晶体管栅极结构上使用不同的介电材料形成至少一间隙壁；以及对准该间隙壁注入一第二掺杂剂。6.如权利要求1所述的制造方法，其中在非数组区域中注入掺杂剂以形成漏极和源极区域的过程包括对准所述晶体管栅极结构注入一第一掺杂剂；在所述晶体管栅极结构上使用氮化硅形成至少一间隙壁；以及对准该间隙壁注入一第二掺杂剂。7.如权利要求1所述的制造方法，其中位于所述数组区域中的栅极介电层包括ONO三明治层状构造。8.如权利要求1所述的制造方法，其中沉积一介电材料的过程包括利用化学气相沉积法(chemical vapor deposition，CVD)进行沉积，而该介电材料包括二氧化硅。9.如权利要求1所述的制造方法，其中沉积一介电材料的过程包括利用等离子增强化学气相沉积法(Plasma enhanced CVD)进行沉积，而该介电材料包括二氧化硅。10.如权利要求1所述的制造方法，其中沉积所述介电材料的步骤包括一温度均低于500℃的沉积步骤。11.如权利要求1所述的制造方法，其中平整处理过程包括使用化学机械研磨法(chemical mechanical polishing，CMP)。12.如权利要求1所述的制造方法，包括在形成自对准硅化物之后，在所述数组区域中注入至少一ROM码(ROM codes)。13.如权利要求1所述的制造方法，其中所述保护层包括一厚度约为300埃(Angstroms，))的氮化硅层。14.如权利要求1所述的制造方法，其中所述多晶硅层的厚度约为1500埃。15.如权利要求1所述的制造方法，其中所述保护层包括一氮化硅层，该氮化硅层的厚度范围介于100埃至1000埃左右。16.如权利要求1所述的制造方法，其中所述多晶硅层的厚度范围介于1300埃至1600埃左右。17.一种在一基板上制造一集成电路的方法，该集成电路包括一位于该基板上一数组区域的掩模只读存储器以及一位于该基板上一非数组区域的其它电路，所述制造方法包括在该基板的所述数组区域及非数组区域上形成一栅极介电层；在该基板的所述数组区域及非数组区域上，以一氮化硅(silicon nitride，Si3N4)层覆盖所述栅极介电层；在所述数组区域上依一位线方向形成至少一线图案并蚀刻所述氮化硅层以形成至少一线结构；于该线结构之间，穿透所述栅极介电层注入一掺杂剂于所述基板中；使用化学气相沉积法(chemical vapor deposition，CVD)且温度低于650℃时，在所述栅极电极结构间沉积一介电材料，以填充栅极电极结构间的至少一间隙；对所述数组区域及非数组区域进行平整处理...

【专利技术属性】
技术研发人员：黄仲仁，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：